《数字化测量系统》-第五章

5.1逐次逼近式A/D转换器与时间成连续函数的物理量，一般都称之为模拟量。人们在工业生产及科研过程中遇到的被测量绝大部分是模拟量。例如，电压，电流，温度，压力，位移，速度等。随着计算机技术的飞速发展，计算机技术已渗透测量技术中，成为现代测量技术的关键及核心技术。现代计算机均为数字计算机，它无法直接处理模拟信号，因此必须设法将连续变化的模拟信号转变成计算机能够识别及处理的数字信号。为此模/数转换技术应运而生，并成为测量技术中的关键技术之一。广义地讲，将模拟量转换为一定码制的数字量称为模/数转换。在本章中我们将首先介绍几种典型的模/数转换技术，在此基础上介绍几种常用的集成A/D转换器及其它们的应用。下一页返回5.1逐次逼近式A/D转换器1.逐次逼近式A/D转换器的基本原理逐次逼近式A/D转换器的结构如图5.1.1所示。它由电压比较器，逐次逼近逻辑寄存器SAR及D/A转换器组成。转换过程依据A/D转换的位数n分为n步。

上一页下一页返回5.1逐次逼近式A/D转换器第一步：在时钟fck的驱动下SAR中的环形计数器对数据寄存器的最高有效位(MSB)加码，此时数据寄存器的输出码为1000…0，该码经D/A转换后得模拟电压Vf1=2-1VR，该电压与输入转换电压Vin比较，由比较结果，经SAR中的去码/留码逻辑确定最高的码值是1还是0，结果如下：比较结束后数据寄存器中的数码为dn000…0。

上一页下一页返回5.1逐次逼近式A/D转换器第二步：在时钟fck驱动下，SAR中的环形计数器右移1位，使数据寄存器中的数码为dn100…0，该码经D/A转换得模拟电压Vf2=dnVn+2-2VR，Vf2与Vin经比较器比较，由去/留码逻辑决定dn-1。

上一页下一页返回5.1逐次逼近式A/D转换器依此类推，最后以数码dndn-1…d2经D/A转换得到的模拟电压与Vin相比，确定d1的取值，此时比较电压Vfn=dnVf1+dn-1Vf2+…+d2Vfn-1+2-nVR。比较完成后得数字码试dndn-1…d2d1，该码即为A/D转换的结果，经锁存后便可输出。

上一页下一页返回5.1逐次逼近式A/D转换器以上所述的即逐次逼近式A/D转换器的原理及步骤，更具体地我们举下面的例子作为进一步的说明：设基准电压VR=10.24V，被转换电压Vin=8.30V，要求将Vin转换成8位二进制数码。按上述逐次逼近转换原理我们可得表5.1.1。在完成8次比较步骤后，数据寄存器中所建立的最终数码11001111此即为转换结果，这里要注意，此数码所对应的量化电压值为Vf=8.28V，与Vin=8.30V相比差0.02V，但该差值远小于1LSB所对应的量化电压VR/28=0.04V。

上一页下一页返回5.1逐次逼近式A/D转换器逐次逼近式A/D转换的结果可以从数据寄存器的并行输出端上取得，在完成最后一次比较操作后，由逻辑电路发出一锁存信号，将此数据并行送入输出锁存器中，以供后续电路使用。另外它也可以以串行的方式向外发送数据。因为去/留码逻辑的判别依据是比较器的电平，高电平时留码，低电平时去码，因而比较器输出电平正好对应着输出数据相应位的数码，因此从比较器的输出端即可得到A/D转换器的串行输出码。

上一页下一页返回5.1逐次逼近式A/D转换器2.逐次逼近式A/D转换器中的几个问题1)最大量化误差图5.1.1所示逐次逼近式A/D转换器，因去/留码逻辑电平的不同可能存在±1LSB的最大量化误差。①按前述的去/留码逻辑，当输入电压Vin略小于1/2nVR时，转换结果理应为000…01，可是当最后一次比较时数码为000…01，此时Vf=1/2nVR，Vin<Vf，SAR作去码处理因而实际输出码为000…00，造成了近似-1LSB的量化误差。

上一页下一页返回5.1逐次逼近式A/D转换器②若逐次逼近的去/留码逻辑改为0111…11→×011…11→××0…11→×××…×0方式，且此时去留码逻辑应为Vin>Vf时作去码，而Vin<Vf时留码。在这样的逻辑下，当Vin略大于零时，转换结果理应为000…00，但最后一次比较时，码为000…01，此时Vf=1/2nVR，Vin<Vf，SAR作留码处理，因而实际转换码为000…01，造成近似1LSB的误差。

上一页下一页返回5.1逐次逼近式A/D转换器2)逐次逼近式A/D的失码现象由于逐次逼近式A/D中采用了D/A转换器，当D/A转换器的微分非线性误差小于-1LSB时，就可能使组成的逐次逼近式A/D转换器存在“失码”现象。所谓失码就是不论A/D输入多少大小的模拟电压，均不会产生某一个或者几个数码输出。

上一页下一页返回5.1逐次逼近式A/D转换器下面我们解释原因：图5.1.2为一微分非线性误差小于-1LSB的三位D/A转换器的传输特性。图中虚线为是理想特性，a点无误差，b点误差为+1/2LSB，c点误差为-1/2LSB，d点误差小于-1LSB，e点误差为+1/2LSB，f和g点误差为零，由于d点低于c点，因此传输特性是非单调的。设被转换电压位于d点和e点之间，依据逐次逼近的转换原理可得输出数码为100，若Vin位于b和d之间时，输出数码由于c点高于d点而为010，因而无论Vin为多大，c点对应的011码均不可能得到。以上分析对于多位A/D转换器同样适用，如果D/A存在多处非单调特性，则由它组成的逐次逼近式A/D转换器可产生多个失码点。避免失码根本的办法是使D/A转换器的微分非线性误差小于-1LSB。

上一页下一页返回5.1逐次逼近式A/D转换器3)转换过程中输入电压波动的影响在逐次逼近式A/D转换过程中，输入电压不允许波动变化，否则有可能出现严重超差。我们举例说明，如一8位逐次逼近式A/D转换器对6.6V的电压进行A/D转换，在电压稳定的情况下第一次比较的结果为10000000，但是如果在第一次比较过程中，输入电压波动使Vin<5V(设VR=10V)，则第一次比较后的结果为00000000。此后无论电压多么稳定，转换的最大数码为01111111，对应输入电压为4.96V，与实际情况相差较远。以上分析说明，逐次逼近式A/D转换易受干扰，它要求输入电压稳定。解决这一问题的有效办法为在逐次逼近式A/D转换器之前，加一个采样/保持器，在采样/保持后，再转换，这样可保证在A/D转换期间，输入电压不变化。

上一页下一页返回5.1逐次逼近式A/D转换器3.集成逐次逼近式A/D转换器MAX196该芯片是美国MAXIM公司生产的多通道12-bit数据采集系统。其主要特点为：①12-bit分辨力；②单+5V电源供电；③量程范围可编程：±10V，±5V，0~10V和0~5V；④内部集成有4.096V电压基准，也可外接电压基准；⑤6选1可编程模拟输入；⑥转换时间为6us，采样速率为100ksps；⑦可内部或外部控制采集；⑧具有内部时钟或外接外部时钟；⑨内部集成有采样/保持器。芯片的内部功能框图5.1.3所示。芯片的标准12-bit并行输出连接方法见图5.1.4。

上一页下一页返回5.1逐次逼近式A/D转换器(1)芯片控制电路的工作方式与控制步骤和常规的数据采集系统类似，包括通道选择、采样保持控制、启动A/D转换及转换结果获取，但控制更为方便。电路的工作模式由芯片规定的控制字节确定，控制字节由软件写入芯片，之后芯片将根据控制字节的内容自动完成量程选择、通道选择、时钟模式选择、电源模式选择和采集模式选择等数据采集相关的工作。控制字节的内容及作用见表5.1.2、表5.1.3、表5.1.4和表5.1.5。(2)数据的输出格式数据的输出格式分两种，单极性工作时以二进制格式输出，双极性工作时以二进制补码格式输出，见图5.1.5。

上一页下一页返回5.1逐次逼近式A/D转换器(3)启动MAX196的启动是通过向芯片写入控制字节这一操作完成的，分内部采集模式和外部采集模式。内部采集方式的时序图如图5.1.6所示。若写入芯片的控制字节中的ACQMOD=“0”即表示设置芯片按内部采集方式工作。在该方式下写入脉冲触发由内部定时的采样间期，持续时间为6个时钟周期，之后，转换自动开始。转换完毕INT信号变低，可以读取转换结果。上一页下一页返回5.1逐次逼近式A/D转换器外部采集方式的时序图如图5.1.7所示。在该模式下，启动采样和启动转换是分别由两次写入脉冲独立控制的，第一个写脉冲写入ACQMOD=“1”的控制字节，启动采样。第二个写脉冲写入ACQMOD=“0”的控制字节，结束采样并在WR的上升沿启动转换。两个控制字中的通道选择位应一致。

上一页返回5.2积分式A/D转换器前述逐次逼近式A/D转换器具有转换精度较高，转换速度较快之优点，被广泛地应用于数据采集系统中。但是，必须注意到，这种A/D转换器的抗干扰能力差，需用精密元件数量较多，造价较高。与之相比积分式A/D转换器具有转换精度高，抗干扰能力强，需用精密元件少，造价低等许多突出优点。比较典型的转换方法有双积分式、三积分式、四斜积分式和脉冲调宽式。在具有许多优点的同时，积分式A/D转换器的主要缺点是转换速度慢。这里我们以双积分式A/D转换器为例加以介绍。

下一页返回5.2积分式A/D转换1.双斜积分式A/D转换的基本原理双斜式A/D转换技术的基本原理框图示于图5.2.1中，它的一次转换分为三个工作阶段：第一阶段：休止预备阶段。控制逻辑令S4，S5导通，其余断开。在这一阶段电路完成以下动作：①积分器复零；②控制逻辑将前一次转换完后计数器累计的数送到数据锁存器锁存，以供显示或数据输出；③数据锁存完后将计数器清零。在以上动作完成后进入第二阶段。

上一页下一页返回5.2积分式A/D转换第二阶段：采样积分阶段。模拟开关S1导通，其余各模拟开关断开，积分器对被测电压开始积分。当输入电压Vin>0时，积分器输出向负渐增；当Vin<0时，积分器输出向正渐增。设Vin<0，我们有积分器的输出波形如图5.2.2所示。这一阶段的积分时间是固定的，是由计数器的满度值N1和计数时钟fck决定的，故而又称为定时积分阶段。

上一页下一页返回5.2积分式A/D转换积分开始，由于Vin<0，故Vo由非正值过零，过零比较器输出低电平，通过控制逻辑电路将控制门打开，时钟信号fck通过门G使计数器开始计数。当计数器满后发出溢出信号，该溢出信号通过控制逻辑电路使开关S1断开，并使开关S3接通，开始第三阶段的积分。显然Vin的积分时间是定值，其值为输出电压为上一页下一页返回5.2积分式A/D转换第三阶段：测量积分阶段。在这一阶段中积分器对基准电压VREF积分，积分器的输出从初始电压-T1Vin/RC向零下降，当输出过零时，比较器动作输出高电平，并通过控制逻辑电路关闭控制门G结束测量积分，整个测量积分的时间T2=t2-t1。根据整个积分过程，我们有由此，计数器的最后计数值正比于被测电压在T1阶段的平均值的绝对值。实现了被测模拟电压到数字量的转换。若取N1和VREF在数值上相等，即可实现上一页下一页返回5.2积分式A/D转换2.双斜积分式A/D转换的本质根据前述的双斜积分式A/D转换的原理，双斜积分式A/D转换的本质是将电压的比较转化为时间的比较，而时间的比较过程实际上又是积分电容上电荷平衡的过程，即积分电容在T1阶段充得的电荷与在T2阶段所泄放掉的电荷是相等的。

上一页下一页返回5.2积分式A/D转换3.双斜积分式A/D转换的特点①在采样和测量的两个阶段中，对Vin和VREF的两次积分使用了同一个积分器，又使用同一时钟频率去测定T1和T2，因此只要r，C，fck能保持短时间的稳定，其误差便可互相抵消，因而对元器件的要求大大降低(特别是电容C)。这就为以低成本实现高精度转换创造了有利条件。②双斜积分式A/D转换器对交流干扰有较好的抑制能力。由于双积分本质上是积分过程，是平均值转换，也就是说是对输入被测信号求平均值，因而这种转换对叠加在信号上的交流干扰有较好的抑制能力，若干扰波形是对称的，则抑制能力更强。

上一页下一页返回5.2积分式A/D转换叠加在被测信号上的干扰信号被称为串态干扰(又叫串模干扰)，干扰信号的形态多种多样，既有短暂作用的脉冲干扰，又有周期性或准周期性的交流干扰，对于短暂作用的脉冲干扰，只要积分时间超过干扰脉冲的持续时间，即可完全消除干扰影响。对于周期性的对称交流干扰信号，只要积分时间T1与干扰信号的周期相等或成整数倍，即可消除交流干扰，这是因为对称周期信号在一个周期内的平均值为零。图5.2.3示出了被测信号为直流，而叠加在其上的交流干扰是对称的周期性正弦电压时，双斜式A/D的转换转换波形。从波形中我们看出，当定时积分的积分时间为周期的整数倍时，干扰信号对定时积分结束时积分器的输出电压没有贡献，即影响为零。

上一页下一页返回5.2积分式A/D转换对于准周期信号而言，由于其周期时间是在一定范围内波动的，因而若定时积分时间T1是固定的，是无法完全消除干扰的，但也可在相当的程度上抑制其干扰。

上一页下一页返回5.2积分式A/D转换③双斜式A/D转换对过零干扰也有抑制作用。当串模干扰的幅度大于Vin，在某一时刻干扰电压的负值(相对正Vin)大于被测电压致使积分器输入电压发生反相，便称为“过零”干扰。过零干扰是一种严重的干扰，当T1是此过零干扰信号的整数倍时，积分器输出便不产生误差。其条件是过零干扰的幅值不超过输入放大器或积分器的线性工作区。这种对过零干扰的抑制能力有很高的价值。④双斜式A/D转换速度较慢，它是一种间接转换，适用于缓变或直流信号。为了提高对工频干扰的抑制能力，T1至少为20ms，因此总的转换速度更慢，一般不高于20次/秒。上一页下一页返回5.2积分式A/D转换4.对工频干扰的抑制措施对于绝大多数测量环境而言，测量的最大干扰源是串模工频干扰。工频干扰是典型的准周期干扰信号，其频率在50Hz附近变化，其波动范围为48~51Hz。在这种情况下如果采样时间T1为固定值，则一般情况下T1不为工频周期的整数倍，而是出现了偏差，从而采样积分电压中含有工频信号的积分电压成分，引起了测量误差。解决这个问题可以采用两种办法。

上一页下一页返回5.2积分式A/D转换(1)工频周期同步启动技术如前所述，当采样积分时间T1不等于工频周期时，会产生积分误差，而误差的大小与积分的起始点有关。见图5.2.4，图中(a)是起始点为工频信号的起始点，即初相角p=0的情况，而图(b)是起始点位于工频信号的峰值点，即p=90°。的情况，对定积分而言，积分的结果实际是曲线所包容的面积，见图中的阴影部分，显然设工频周期为T50，则无论T1>T50或T1<T50，误差面积(斜线阴影部分)，当起始点初相角p=0。时为最小，即起始点与工频周期起始点同步时，转换误差最小，因此采样积分的起始点应与工频周期的起始点同步，这样可保证由工频干扰引起的误差为最小。

上一页下一页返回5.2积分式A/D转换实现工频周期同步技术的具体电路图如图5.2.5所示。从电源变压器的次级引出工频信号，首先由高速运放A1组成的同相放大器将工频信号进行初步整形，这里闭环增益为1000倍，目的是放大过零点附近的工频信号，提高后级比较器的鉴零灵敏度，使同步精确度提高。比较器A2为第二级整形电路，当输入信号由正过零时，比较器输出由“低”变“高”；当输入信号由低过零时，比较器输出由“高”变“低”，从而将工频干扰信号整形成同步的单相方波，该方波经微分电路压缩成同步正负窄脉冲，最后经与门电路输出与工频干扰完全同步的启动脉冲信号，各点波形如图5.2.6所示。显然，用该脉冲启动A/D转换可保证转换与工频干扰同步，且初相角p=0，从而确保工频干扰引起的积分误差最小。

上一页下一页返回5.2积分式A/D转换(2)工频周期锁相跟踪抑制工频干扰前述方法可在一定程度上抑制工频干扰，但在实际应用中效果不够理想。从理论上说，较为理想的方案是使定时采样时间T1跟踪工频周期界T50的波动，严格保持整数倍，即可抑制工频干扰。这一点在技术上较易实现，但是由于T1跟随T50。波动不是常数，故若计数的时钟频率fck为定值，则T1=N1/fck的固定关系不再成立，造成N1或大于或小于实际值，产生误差。

上一页下一页返回5.2积分式A/D转换解决的方法是应用锁相倍频跟踪技术使T1/Tck为定值N1。实现这一思路的电路原理框图如图5.2.7所示。工频信号经整形后得到工频方波，再经2m分频后得脉宽为T1=mT50的定时采样脉宽，其采样时间为工频周期的m倍。经m分频后的方波信号由锁相倍频电路倍频n倍作为时钟信号fck。这样定时采样期间的计数值N1为定值n，不受工频信号周期波动的影响，达到了抑制工频干扰的目的。这一技术抑制工频干扰的效果十分明显，已广泛应用于数字仪器中。

上一页下一页返回5.2积分式A/D转换5.自动校零技术积分型A/D转换器的核心部件是积分器，积分器的积分精度直接关系到转换的精度，由于积分器中运算放大器的非理想性，失调将导致积分漂移，积分漂移是积分型A/D转换的主要误差原因之一。为此，在现代集成积分式A/D转换器中均采用了自动校零技术消除积分漂移导致的转换误差，这里以ICL7134-1/2位A/D转换器中的自动校零环节为例介绍自动校零技术的原理。ICL7135的模拟部分见图5.2.8，它主要由缓冲放大器、积分器、比较器和若干个模拟开关组成，基准电容、积分电容、自动校零电容和积分电阻是外接元件。每一个测量周期被分成四个阶段，第一是自动校零阶段(AZ)；第二为信号积分阶段(INT)；第三为基准电压反向积分阶段(DE)；第四是积分器返零阶段(ZI)。

上一页下一页返回5.2积分式A/D转换在自动校零阶段(AZ)阶段模拟开关AZ接通，其余模拟开关断开，等效电路如图5.2.9所示。此时信号输入高、低端与芯片引脚断开，在内部与模拟地短路，电路平衡后，校零电容CAZ和积分电容CINT上存储了失调误差的补偿电压分别为这两个电压在下一阶段的双斜积分过程中将起到抵消失调误差的作用。

上一页下一页返回5.2积分式A/D转换校零阶段的另一个任务是CREF上存储了参考电压VREF，作为反向积分阶段的基准电源。该参考电压本是单极性的，但存储到CREF上之后，通过四个桥形接法换向模拟开关的控制，可以得到两种极性的参考电压。在回积阶段中，要求CREF上所存储的电压不变，这就要求CREF采用高质量的漏电小的电容器。信号积分阶段(INT)：在这个阶段模拟开关INT接通，其余断开，等效电路如图5.2.10所示。此时，缓冲放大器的同相端接IN+，反相端接IN-，A/D转换器对差分电压IN+-IN-进行积分。

上一页下一页返回5.2积分式A/D转换由于在AZ阶段CAZ上已寄存了式(5.2.6)所示的失调电压，则在这一阶段，积分电阻RINT两端的电压为式(5.2.8)说明，积分器的积分电压中已不包含运放A1和A2的失调电压，仅与输入差分电压有关，即两者的失调电压的影响被自动抵消了。

上一页下一页返回比较器A3的输入失调电压Vos3相当于在比较器的比较电平上叠加了一个偏差电平，使比较器的比较电平阈值偏离了正常值，降低了比较器的灵敏度，经过AZ阶段后CINT上存储了式(5.2.7)所示的初始电压，这就是积分器开始信号积分的初始电压，此时比较器A3的同相输入端相对于反相输入端的电位为上式说明，经过AZ阶段后比较器的失调电压影响被消除。

上一页返回5.2积分式A/D转换1.工作原理并行式A/D)转换器是目前转换速度最快、转换原理最直观的A/D转换技术，主要用于瞬态信号采集、快速波形记录与存储、视频信号采集及高速数字通信技术领域。并行式A/D转换器的电路结构如图5.3.1所示。n位A/D转换需用2n+1个电阻串联组成分压器，上、下两端的两个电阻阻值为R/2，其余2n-1个电阻阻值均等于R。

下一页返回5.3并行式高速A/D转换器分压器上加基准电压VREF。显然除了上、下两端的两个电阻以外，其余各电阻上的电压降均为VREF/2n。即分压器把基准电压分成了2n个分层的量化电压，上、下两端的两个电阻各分得半层量化电压，对应1/2LSB。这样的配置可实现1/2LSB偏置，使量化误差减小至±1/2LSB2n个分层的量化电压直接作为后续2n个电压比较器的参考电平，同时与输入电压Vin比较，立即得出Vin处于哪一个电压分段，假设处于第二分段，则序号大于或等于2的电压比较器均输出“1”电平，而序号小于2的电压比较器的输出为“0”，经后续与门电路后只有对应C2的与门G2输出为“1”，其余均输出“0”。最后采用2n线/n线编码器编码后得到二进制数码输出。图中位于最上方的0号比较器用于鉴别过量程，当Vin>VREF时OVER=“1”指示输入过量程。上一页下一页返回5.3并行式高速A/D转换器上述转换过程理论上只需一个时钟周期，实际上安排两个时钟周期，第一个fck用于采样，将输入信号锁存在可锁存电压比较器中，第二个时钟对比较结果进行编码逻辑运算，输出数据。并行式A/D转换器原理简单但电路复杂制造难度大，随着分辨率的增加制造难度及成本大幅度增加，根据各大公司的技术手册，目前所能制造的并行式高速A/D的最高分辨率为16bits，但转换速率仅为1~10Msps，15bits的高速A/D的转换速率可达60~80Msps，l2bits的高速A/D的转换速率可达10~250Msps，而8bits的高速A/D的转换速率可大于500Msps，最高可达1500Msps。上一页下一页返回5.3并行式高速A/D转换器2.集成并行式高速A/D转换器AD9012AD9012是美国AnalogDevices公司生产的8bit、并行式高速A/D转换器。芯片采用先进的双极性处理技术和制造工艺，其采样速率达到100Msps，线性度最高达到0.5LSB，模拟输入信号的带宽可达160MHz，使之可直接对高速脉冲输入信号进行准确转换，而无需前置采样保持器。芯片内部集成了256个比较器，其输出被译码成为数字输出由后续锁存器锁存以与TTL电平兼容的电平输出。其内部结构图如图5.3.2所示。引脚功能如下：DEp(1，8，13脚)：数字正电源输入，通常为+5V。OVERINH(2脚)：溢出禁止，控制过电压输入时的数据输出编码，见表5.3.1。上一页下一页返回5.3并行式高速A/D转换器HYSTERESIS(3脚)：迟滞，当该引脚的控制电压从-5.2V变化至-2.2V时，比较器的迟滞从0mV变化至10mV。VREF+(4脚)：正基准电压，接至内部梯级电阻的最高基准。IN(5，10)：两个模拟输入，使用时两个输入短路。AGND(6，9)：模拟地，使用时两个模拟地短路。ENCODE(7)：TTL电平编码命令输入，上升沿有效。VREF-(11)：负基准电压，接至内部梯级电阻的最负基准。REFMID(12)：基准中点，内部梯级电阻的中点。DEn(14，28)：数字负电源输入，通常为-5.2V。两个引脚应被短接。D0~D7(15-19，24-26)：数字输出，D0为最低位，D7为最高位。上一页下一页返回5.3并行式高速A/D转换器DGND(20，23)：数字地，两个引脚应短接。AEn(21，22)：模拟负电源输入，通常为-5.2V。两个引脚应被短接。OVER(27)：溢出数据输出，若OVERINH使能(浮空)，则该信号为逻辑1时指不输入过电压(Vin>VREF+)。AD9012应用较为简单，控制转换及数据输出的时序如图5.3.3所示。数据转换周期和数据锁存由ENCODE的上升沿同时触发，从启动转换到开始转换之间存在孔径延迟，从触发锁存到开始锁存之间的时间延迟称为传输延迟tPD，除传输延迟之外，数据输出还将被延迟一个时钟周期，即本次发出的ENCODE信号触发输出锁存的数据是前一个ENCODE信号触发转换的数据。上一页下一页返回5.3并行式高速A/D转换器芯片的典型应用电路原理图如图5.3.4所示。由于芯片的输入电容仅为16pF，前置输入放大器的选择范围较宽，可以选择混合式放大器也可以选择单片式放大器，选择何种放大器与输入信号的带宽有关，当输入带宽为160MHz时，为了充分发挥其优点，选用混合式放大器(如AD9610，AD9611)较为理想；而当无需完全带宽应用时选择普通的单片式运算放大器(如AD826)即可。HYSTERESIS信号在比较器的输入级提供0~10MV的附加迟滞电压，调节该电压可以调节转换器在恶劣环境下的噪声容限。上一页下一页返回5.3并行式高速A/D转换器为了确保高速应用，数字电源和数字地回路的接线及布线十分关键，应遵循基本的布线规则。在芯片周围及下面应有地平面，模拟器件和数字器件应有不同的地平面，不同的地平面应在AD9012处短接以避免形成地回路。VREF+，VREF-和REFMID在应用时应重点关注，VREF+，VREF-应由低阻抗源驱动，驱动放大器应采用宽温度范围的低漂移放大器，通常VREF+接地，调节REFMID，有助于改善整体线性。基准和电源端应设置去祸电容，以减小噪声，一般0.1μF和0.01μF的瓷片电容可取得较好的效果。模拟输入信号通过两个输入引脚加至芯片，两个输入必须保持对称，输入线的长度应相等，否则孔径延迟误差将降低高频工作时的转换性能。

上一页返回5.3并行式高速A/D转换器∑—△型模数转换器是近年研制成功的新型A/D转换器，其优点是分辨率高、线性度好、成本低，应用日益广泛。目前已成为音频范围内制备高分辨率(≥16位)单片A/D转换器的主流技术。

下一页返回5.4新型∑—△型模数转换器1.∑—△型A/D转换器的组成∑—△型模数转换器由∑—△调制器(又称总和增量调制器)和数字抽取滤波器组成。总体框图如图5.4.1所示。设输入带限模拟信号x(t)的最高频率为fb，∑—△调制器以非常高的采集频率fs1对x(t)进行采样，fs1要比通常的奈奎斯特频率fs(fs=2fb)高许多倍，常取fs1=256fs。∑—△调制器的输出y1(n)为1位数字信号，这种高采样频率的1位数字信号再经过数字抽取滤波器进行抽取和滤波，转换成采样频率等于奈奎斯特采样率的高分辨率(如N=20位)数字信号，下面将详细说明∑—△调制器和数字抽取滤波的原理。

上一页下一页返回5.4新型∑—△型模数转换器2.∑—△调制器量化原理∑—△调制器是一种改进的增量调制器，与传统的A/D转换器的量化过程不同，其量化对象不是信号采样点的幅值，而是相邻的两个采样点的幅值之间的差值，并将这种值编码为1位的数字信号输出。图5.4.2说明了这种量化编码的概念，图中x(t)代表输入模拟信号，把时间轴按采样间隔△t分成相等的小段，把纵轴分成许多相等的电压间隔，每个间隔为△；用阶梯信号x1(t)来近似x(t)，当△t和△很小时，x(t)就可以用来代替x(t)。观察x1(t)有两个特点：①在△t间隔内x1(t)的幅值相等；②两个相邻间隔的幅值差为△，此差值称为“增量”。

上一页下一页返回5.4新型∑—△型模数转换器由此可将x1(t)用1位编码来表示。当x1(t)上升一个△时编码为1，下降△时编码为零，如图5.4.2(d)所示。为了能用x1(t)来近似x(t)，前提条件是△t非常小，也就是说要求采样频率fs1非常高。图5.4.3是增量调制的电原理图，图中x1(t)信号经1位D/A转换而获得。△的上升或下降由差值信号e(t)大于或小于零来决定，e(t)则由x(t)与x1(t)经比较器得出，然后由量化编码器在采样频率控制下进行量化编码。通常图5.4.3中的1位D/A转换器可用积分器来完成，同时为了改进增量调制器的高频性能，先将输入信号x(t)进行积分后再进行增量调制，从而得到如图5.4.4所示的总和增量调制器。

上一页下一页返回5.4新型∑—△型模数转换器由图5.4.4可以求出输出1位数字信号y1(n)与输入模拟信号的关系故式(5.4.2)表明，除de(t)/dt项外，y1(n)代表原始模拟信号，实际上de(t)/dt代表量化的噪声，因此de(t)/dt经低通滤波器后即可恢复x(t)。由式(5.4.1)还可看出图5.4.4(a)中的两个积分器实际上可合并为一个，由此可得到图5.4.4(b)的简化电路。目前，大多数实际使用的∑—△调制器均采用该电路。

上一页下一页返回5.4新型∑—△型模数转换器3.量化噪声普通幅值A/D转换器的量化噪声是由A/D转换器的位数来决定的，其量化噪声功率谱密度N1为白噪声。其中q=E/2n为量化电平，E为满量程电平，fs1为采样频率，n为编码位数。显然，当n较小时，可以通过增加fs1来减少噪声的功率谱密度。∑—△调制器为1位量化，n=1，但fs1很大(常用值在奈奎斯特采样频率的256倍以上)，因而其量化噪声功率谱密度同样很小。更重要的是，∑—△调制器对于均匀分布的量化噪声功率谱密度具有成形滤波的作用，大大减少了低频带内的量化噪声。图5.4.4(b)的电路图可以等效为图5.4.5所示的线性化频域模型。下面从频域观点给以详细分析。

上一页下一页返回5.4新型∑—△型模数转换器为了分析方便，设积分器为理想积分器，传递函数为G/f，其中G为积分器的增益，并设x(f)，y1(f)分别为x(t)，y1(n)的频谱，则Q=N11/2为量化噪声谱平均电平，由此可得式(5.2.5)的第一部分代表有用信号，而第二部分代表量化噪声。显然，当f=0时，y1(f)=x(f)即为无噪声信号，随着频率提高，有用信号减小，而噪声增大；当f→∞时，有用信号趋于零，完全变为噪声。上述分析表明：∑—△调制器对量化噪声进行了成形滤波，极大地减少了A/D转换器中低频带的量化噪声，而高频段的噪声则可通过随后的数字低通滤波器去掉，从而提高了量化信噪比，其不意图如图5.4.6所示。

上一页下一页返回5.4新型∑—△型模数转换器4.数字抽取滤波器数字抽取滤波器具有数字抽取(重采样)和低通滤波的双重功能，它有如下三个作用。第一，低通滤波经噪声成形滤波后的∑一△调制器输出噪声减至最小，其作用在图5.4.6中已示意表明。第二，滤除奈奎斯特频率(二次采样频率)以上的频率分量以防止由于数字抽取产生的混叠失真。

上一页下一页返回5.4新型∑—△型模数转换器第三，进行抽取和滤波运算，减少数据率，并将1位数字信号转换为高位数字信号。由于∑—△调制器的输出y1(n)的数据率非常高，为了减少数据率，就必须进行二次采样，将一次采样的频率fs1降低到奈奎斯特频率fs。降低M=fs1/fs倍，即进行M：1的整数倍抽取。根据采样定理，为了防止混叠失真，在进行抽取之前，必须首先进行低通滤波，将fs/2以上的频率分量滤除。混叠失真是关于1/2采样频率对称的。∑—△A/D具有两次采样，对于第一次采样，由于fs1>>fb，因此，允许fs1~fb的频率分量存在，而不会因混叠失真影响0~fb的有用频带，如图5.4.7所示。因此，几乎所有采用∑—△A/D转换器的前端都不需要采用反混叠低通滤波器，但对于第二次采样，由于fs/2已很接近(或等于)fb，所以，必须进行反混叠低通滤波。

上一页下一页返回5.4新型∑—△型模数转换器滤波器的第三个作用是减少数据率的抽取与提高分辨率的滤波，这两项工作是同时完成的。为了保证输入信号的波形不失真，要求滤波器具有很好的线性相位特性；同时为了保证A/D转换器的精度要求，滤波器还必须具有极好的幅度特性。因此，∑—△中的低通滤波器，一般应采用具有线性相位特性的有限脉冲响应(FIR)数字滤波器。设滤波器的单位脉冲响应为h(n)，n=0…(N-l)，抽取滤波过程实际上是进行下述运算上一页下一页返回5.4新型∑—△型模数转换器式中N为滤波器的节数，M等于抽取比(M=fs1/fs)，由于y1(n)的取值实际仅为0或1，因此，式(5.4.6)实际上为累加运算。由式(5.4.6)可见，经过滤波运算，A/D输出y(n)就变成了高位低抽样率的数字信号，从而实现了高分辨率的A/D转换，转换的位数实际上由数字滤波器系数的有限字长来保证。上述滤波过程可采用专用的数字集成芯片或数字信号处理芯片(DSP)来完成。

上一页下一页返回5.4新型∑—△型模数转换器5.∑—△型A/D转换器的使用图5.4.8表明了传统的A/D转换器与∑—△型A/D转换器在使用上的差别。图5.4.8(a)为在采集系统中使用传统的A/D转换器，图(b)为使用∑—△型A/D转换器。二者的最大差别是：传统的A/D转换器可以多通道模拟信号输入共用一个转换器，而∑—△型A/D转换器，是一个通道一个转换器。其原因在于∑—△调制器是对同一信号的相邻两采样点幅度之差进行量化的，因此，不能采用时分复用技术。此外，传统的A/D转换器每一道的前端都需要一个抗混叠滤波器，而采用∑—△型A/D转换器则不需要这种滤波器。

上一页返回5.4新型∑—△型模数转换器1.A/D转换器的主要性能指标1)静态指标(1)分辨力使A/D输出1个数码1LSB的输入电压值。习惯上A/D转换器的分辨力以输出二进制的位数或者BCD码的字位数表示。分辨率定义为输出码数的倒数。

下一页返回5.5集成A/D转换器及应用(2)误差反映实际A/D转换器输出信号与理论输出值之差，它对应以下几项误差指标。①数字误差。数字误差指实际A/D转换器与数字部分理想，模拟部分非理想的模型A/D转换器在输入和基准相同的条件下，输出数码之差。

上一页下一页返回5.5集成A/D转换器及应用②模拟误差。模拟误差指实际A/D转换器与模拟部分理想，数字部分非理想的模型A/D转换器在输入和基准相同的条件下，输出数码之差。它由下述个部分误差组成。偏移误差：指实际A/D转换器在零输入时的输出数码值，一般由运放的失调参量引起。增益误差：偏移误差为零时实际A/D的输入一输出特性曲线与理想直线之间的差。非线性误差：实际A/D的输入一输出特性曲线与理想直线之间的差。

上一页下一页返回5.5集成A/D转换器及应用2)动态指标(1)转换时间完成一次转换所需的时间。(2)转换频率单位时间内完成转换的次数。(3)孔径时间在转换过程中，信号在某一瞬时的值经△t之后才被转换器读出，该时间延迟即孔径时间。

上一页下一页返回5.5集成A/D转换器及应用(4)阶跃响应时间阶跃响应时间指A/D转换器的输出数码跟踪上阶跃输入信号所需的时间。(5)过量程恢复时间过量程恢复时间指输入模拟信号从某一规定的超量程值回到转换器要求的正常范围之后，转换器恢复正常工作状态所需要的时间。

上一页下一页返回5.5集成A/D转换器及应用(1)失调温度漂移和增益温度漂移描述A/D转换器受环境温度影响的程度。(2)电源电压抑制比(PSRR)使输出数据发生±1LSB变化时，所对应的电源电压变换范围。(3)失码对于任何输入信号均无法输出的码。(4)有效位数有效位数指输出数码中能准确代表输入模拟信号的高位数码位数。这实际是信噪比的另一种定义方式。有效位数能够真正代表输入模拟信号，而剩余位的数码实际是噪声所致。有效位数相当于相同位数的理想A/D转换器的转换结果。

上一页下一页返回5.5集成A/D转换器及应用2.集成A/D转换器及其应用1)MAX1312逐次逼近式A/D转换器及应用MAX1312是8通道输入的12bitsA/D转换器，每一个通道具有一个独立的采样保持器，8通道的采样是同步进行的，其电压输入范围是±10V，输入最大容限电压是±16.5V，8通道的总转换时间是1.98us，每一个通道的转换速率是456ksps。采样保持器的输入带宽是20MHz，时钟可采用内部时钟，也可使用外界时钟，基准既可采用+2.5V的内部基准，也可外接+2~+3V的外部基准。MAX1312是可编程A/D，通过对内部配置寄存器的编程可控制芯片的工作。MAX1312的功能框图见图5.5.1所示。

上一页下一页返回5.5集成A/D转换器及应用(1)模拟输入该ADC的输入共8个输入通道，每一个通道设置了一个采样保持放大器，它们由CONVST统一控制，当CONVST=“0”时，S/H采样；当CONVST=“1”时，S/H保持。因此，该ADC的工作模式是同步采样分时转换。为了保证12bits的转换精度，最小的数据采样时间定为100ns，故CONVST=“0”的时间间隔应不小于100ns。由于内部采样电容的保持电压下降的原因，数据采集的最大时间被限定在1ms。芯片内部的输入部分设置了过压保护电路，保证芯片的安全。同时，由于输入端存在一电阻分压器，因而要求输入信号源阻抗的最大值为100欧姆。

上一页下一页返回5.5集成A/D转换器及应用(2)时钟模式MAX1312既可采用内部15MHz的时钟作为工作时钟，也可使用外接时钟作为工作时钟。将INTCLK/EXTCLK与AVDD相连，CLK与DGND相连即将芯片设置在内部时钟模式。若将INTCLK/EXTCLK与AGND相连，并将外部时钟接入CLK即将芯片设置在外部时钟模式。外部时钟最高频率为20MHz。由于采样保持器保持电容的保持电压会下降，若外部时钟的频率低于100kHz，则转换器的线性度将不能保证。

上一页下一页返回5.5集成A/D转换器及应用(3)数字接口芯片的数字接口由12bits数据线D0-D11、片选信号线CS，读信号线RD、写信号线WR、转换完毕信号线EOC，最后一次转换转换完毕信号线EOLC、启动转换信号线CON-VST，芯片关闭信号线SHDN、通道关闭信号线CHSHDN、内部时钟选择信号线IN-TCLK/EXTCLK和外部时钟输入信号线CLK组成。D0-D7是双向数据线，D8-D11是单向输出线，当RD=1或CS=1时，D0-D11为高阻态。

上一页下一页返回5.5集成A/D转换器及应用(4)配置寄存器配置寄存器是一8位寄存器，用于控制激活(或使能)输入通道，其中每一位对应控制一个通道，D0对应控制通道0，D7对应控制通道7，置位某一位即激活(或打开)对应的输入通道，而复位某一位即关闭对应的输入通道，具体见表5.5.1。配置寄存器的写入通过并行数字接口进行，具体见图5.5.2的配置寄存器写入时序图。使数字接口的RD=1，CS=0，WR=0，在WR的上升沿数据被锁存，写入操作可在转换期间的任何时刻进行，但在下一个CONVST的下降沿配置寄存器才被更新。上电时，所有通道的缺省状态是使能状态，芯片关闭时并不改变配置寄存器，在关闭时仍可可进行配置寄存器写入操作。

上一页下一页返回5.5集成A/D转换器及应用(5)启动转换启动转换在内时钟模式与外时钟模式下的方法是不同的，在内时钟模式下，CONVST为低电平的时间应不小于采集时间(tACQ)，当CONVST为低电平时，S/H采集信号，转换在CONVST的上升沿开始，当转换结果可以读取时转换完毕信号线EOC变低，当最后一个转换结果可以被读取时，最后一次转换转换完毕信号线EOLC变低。

上一页下一页返回5.5集成A/D转换器及应用在外部时钟模式下，使CONVST为低电平，并保持采集时间(tACQ)，当CONVST为低电平时，S/H采集信号，CONVST的上升沿是采样时刻，在它到来后施加一外部时钟至CLK引脚即可启动转换，为避免S/H保持电压的下降减小被采样的模拟输入信号，第一个CLK脉冲必须在CONVST上升沿出现后的10us内发生。此外外部时钟的频率必须大于100kHz，以避免S/H的保持电压下降降低转换精度。当EOC在第13个时钟的上升沿后变低，第一个转换结果可被读取。后续的转换结果每隔三个时钟周期可读取一次。

上一页下一页返回5.5集成A/D转换器及应用在内部和外部两种时钟模式下，转换期间必须使CONVST保持高电平，直到最后一个转换结果被读取。若在转换期间CONVST变为低电平，当前的转换将被终止，新的一次转换将被触发。更进一步，为达到ADC的指标性能，必须在CONVST的下降沿出现之前，使总线有一个50ns或更长时间的非活跃时间段(tQUIET)。

上一页下一页返回5.5集成A/D转换器及应用(6)转换结果的读取①转换期间读取。转换期间的读取操作见图5.5.3和图5.5.4，图中显示了两个通道被选择转换的情况，对于更多通道的情况，转换结果可在每一个EOC的下降沿依次读取，CS可一直保持为低，也可在RD周期内为低，或与RD信号相同。在读取操作中，一旦使CONVST变高，即要等待EOC变低以读取数据。在内部时钟模式下，EOC在900ns内变低，在外部时钟模式下，EOC在第13个时钟的上升沿后变低，要读取结果，必须使CS，RD变低将数据锁存至并行数字输出总线上。使RD变高可释放数据总线。在内部时钟模式下，下一个EOC的下降沿在225ns内出现，在外部时钟模式下，下一个EOC的下降沿在3个时钟周期后出现。当最后一个结果可被读取，EOLC变低。

上一页下一页返回5.5集成A/D转换器及应用②转换之后读取。图5.5.5示出了8通道采集情况下转换之后读取操作的接口信号。在EOLC的下降沿，使CS，RD变低，将第一个结果输至并行总线上。后续的RD低脉冲依次将后续结果输至总线上，当最后一个结果被读取后，再输出一个RD脉冲使指针返回指向第一个被转换的结果。

上一页下一页返回5.5集成A/D转换器及应用(7)输入输出传递关系该转换器的输入/输出传递关系见图5.5.6。输入范围为±10V，输出是2的补码，满量程范围(FSR)是基准电压RFF的8倍，当采用内部+2.5V基准电压时，FSR是+20V；当采用外部+2V到+3V的基准电压时FSR是+16~+22V，分辨力是对于+2.5V的内部基准，分辨力为4.88mV。输入范围以MSV的电压为中心，通常情况下MSV=AGND，输入相对零点对称。

上一页下一页返回5.5集成A/D转换器及应用(8)应用MAX1312的基本连接图见图5.5.7。基于MAX1312的电网监测系统图见图5.5.8。由于具有8个通道，且8个通道可同步采样，因此，使用该芯片作为数据采集芯片，可以避免使用DSP程序算法将分时采样的数据重新组合成同步采样数据组。

上一页下一页返回5.5集成A/D转换器及应用图5.5.8中将三相相电压、相电流、零线电压、零线电流分别通过传感器处理后，输入至8个输入通道，ADC对上述信号进行同步采样，以实时监测电网的工作状况。相电压首先经分压器降压至峰值小于±10V的范围内，再进入ADC采集；相电流以及零线电流首先经电流互感器变换成±10V范围内的电压后，再进入ADC采集；零线电压直接进入ADC采集，相电压有可能因电网的波动或电网污染而混杂有瞬间高压脉动信号，分压器的分压比是固定的，因此必须在分压器之后设置保护电路，防止瞬间高压脉动信号可能对ADC芯片造成的损害，确保采集系统工作安全可靠。基于MAX1312的三相电动机控制系统图见图5.5.9。

上一页下一页返回5.5集成A/D转换器及应用由于具有8个通道，且8个通道可同步采样，因此，使用该芯片作为数据采集芯片，可以避免使用DSP程序算法将分时采样的数据重新组合成同步采样数据组。系统是一闭环控制系统，用于控制电动机的转速，MAX1312被用于检测电动机的三相电流和位置编码器的输出信号，AD转换器5路输入信号的电压范围分别由电流传感器和位置编码器决定，它们分别表示电动机相电流的大小以及电动机转子转过的角度，将角度除以时间及可得到转速，相电流及转速信号经数据采集后输往DSP，DSP根据预先设定的转速值以及检测到的反馈电流与转速信息，通过算法得到电动机三相驱动电流的调节值，达到控制转速的目的。

上一页下一页返回5.5集成A/D转换器及应用2)ICL71354-1/2位A/D转换器及应用(1)概述ICL7135是Intersil公司生产的4-1/2位BCD码输出的精密双积分型A/D转换器，它是采用CMOS大规模集成电路工艺制造的，具有功耗低，转换精度高，外接元件少和使用方便等优点，广泛应用于数字万用表、数字温度计、数字电子秤以及各种低速A/D转换装置中。主要技术特性如下：①在±20000个码的范围内，测量精确度确保达到±1个码。②确保在零输入下零读数。③低输入泄漏电流，其典型值为1Pa.。④差动输入。⑤精密检零时，零读数具有真实的极性。⑥具有过量程和欠量程指示，可用于自动量程测量。⑦采用自动校零技术自动进行失调及漂移的补偿，其失调小于10uV，零点漂移小于1uV/℃，输入偏置电流小于10pA。⑧显示器闪烁指示过量程。⑨输出为多重13CD码扫描输出，输出信号与TTL电平兼容。⑩自动极性检测。芯片的引示脚图如图5.5.10所示，引脚说明见表5.5.2。

上一页下一页返回5.5集成A/D转换器及应用(2)模拟部分ICL7135模拟部分的框图见图5.2.8。每一个测量周期被分成四个阶段，第一是自动校零阶段(AZ)；第二为信号积分阶段(INT)；第三为基准电压反向积分阶段(DE)；第四是积分器返零阶段(ZI)。自动校零阶段与信号积分阶段见5.2中自动校零技术的介绍。基准电压反向积分阶段(DE)：根据INT阶段结束时所判得的输入电压极性信号，控制四个模拟开关(DE+)和(DE-)，使相应的两个开关接通，另两个断开。例如，当输入为正时，两个(DE+)开关接通，电容CREF上的电压以负基准的形式接入，使积分输出正向斜变趋近于零电平。本阶段的等效电路与INT阶段相似，其不同点只是积分器改为对基准电容CREF上的基准电压积分。

上一页下一页返回5.5集成A/D转换器及应用反向积分回零所需时间正比于输入电压的幅值，在这阶段内，数字部分的计数器从零开始计数，从而得到A/D转换后的数字读数，根据双积分的转换原理可得数字读数为若设基准电压为1V，当VIN为1.9999V时，N=19999，得到4-1/2位有效读数，此时对应于满量程输入。积分器回零阶段(ZI)：模拟开关A/Z和ZI接通，其余断开。等效电路如图5.5.11所示。通过内部开关的接通，缓冲器、积分器和比较器连接成大闭环的负反馈回路，其主要作用是当输入电压超量程时(VIN>1.9999V)，能使积分器输出快速回零，以便为下一次转换做好准备。一般正常情况下，这个阶段的持续时间很短，很快就过渡到AZ阶段。

上一页下一页返回5.5集成A/D转换器及应用(3)数字部分数字部分主要由计数器、锁存器、多路开关及控制逻辑电路等组成，其框图如图5.5.12所示。整个A/D转换过程共需40002个时钟周期，其中AZ阶段占10001个时钟周期，INT阶段占10000个时钟周期，DE阶段最长可达20001个时钟周期。由于DE阶段时间比INT阶段长一倍，故ICL7135的基准电压只需满量程的一半，即满量程为2V，基准电压为VREF=1V。计数器为各阶段时序的时钟周期和A/D转换计数，在DE阶段开始时，计数器重新从零开始计数，直到积分器输出过零瞬时，逻辑控制信号将计数值置入锁存器，并一直保存到下一次A/D转换的DE阶段结束，才更新前次锁存的转换结果。时钟频率的确定遵循使INT阶段的时间为工频周期的整数倍这样的原则。一般倍数为5，故时钟频率为100kHz。

上一页下一页返回5.5集成A/D转换器及应用多路开关的作用是将锁存器锁存的转换结果以BCD码的形式接通至B1~B8输出，供七段译码显示之用。D5~D1为位选通信号，每一个位选信号各自输出一个宽度为200个时钟周期的正脉冲信号，分别对应万位、千位、百位、十位和个位选通。某位为高电平时，芯片输出的生位BCD为相应位的内容。千位、百位、十位和个位内容输出时，BCD码的范围为0000~1001，万位输出时，BCD码的输出仅有0000和0001两个状态，相当于十进制的0和1，当进入超量程时，各位数输出全部为零。控制电路的作用是向模拟电路部分的模拟开关发送接通或断开的控制信号了；另外，向数字部分发送控制和选通信号，使得A/D转换按一定的时序正常进行，输出时序的波形图见图5.5.13。

上一页下一页返回5.5集成A/D转换器及应用(2)4-1/2位数字电压表图5.5.14为LED显D示的4-1/2位数字电压表的原理电路图，其基本量程为1.9999V。ICL7135的BCD码输出经过7447BCD码/七段码译码器，转换成控制共阳极LED数字管发光的信号，这五个数字管的对应笔段并联，共阳极端分别由位选通信号驱动，构成动态扫描连接。万位采用+1符号管，这样既可显示极性又可显示“1”。为了保证万位为零时只显示极性不显示数字，电路中将D5反相后驱动7474的RBI端，RBI的作用是，当RBI=B“0”时，7474只能输出除0以外的数字对应的7段码；当FBI=“1”时，7474可输出任何数字对应的7段码。显然这样的设计保证了在万位0时，只显示符号，不显示数字。

上一页下一页返回5.5集成A/D转换器及应用极性的显示设计是符号中的“-”笔段的阴极接数字地，使之常亮，而另一个竖笔段由POL信号控制，按电路中的接法，当输入信号为正时，POL=“1”，符号显示“+”，反之符号显示“-”。外接积分电阻和积分电容的计算原则如下：①积分电阻RINT的选择。根据片内运算放大器的输出电流在(5~40)uA范围中有较好的线性度，选取I0=20μA。考虑到输入电压的满量程为±2V，则上一页下一页返回5.5集成A/D转换器及应用②积分电容CINT的选择。由定时逻辑确定信号积分的时间为10000个时钟周期，根据我国工频频率为50Hz，信号积分时间取100ms，时钟为100kHz。考虑到积分放大器的最大输出幅值限制，取VINTmax=4V。按照即可得出一般实际取CINT=0.477uF。上一页下一页返回5.5集成A/D转换器及应用3)ICL7106积分式集成A/D转换器(1)概述ICL7106是美国Intersil公司生产的31/2位LCD显。示的A/D转换器。其A/D转换原理是双积分。内部集成有7段译码器、液晶显示器段驱动和背板驱动电路，电压基准和时钟电路。转换输出数码可直接驱动31/2位LCD显示器。只需外接少量无源元件即可构成高性能的数字面板表。主要特点是：①确保在各量程下，0V输入时读数为零；②精密检零时，在零点具有真实的极性；③低输入偏置电流，最大值为10pA，典型值为1pA；④差动输入；⑤低噪声，小于15uVP-P；⑥低功耗，小于10mW；⑦应用时无需外加有源元件；⑧内置时钟电路和电压基准。

上一页下一页返回5.5集成A/D转换器及应用芯片的引脚图如图5.5.15所示。管脚功能为：Ep、En为正负电源端，Ep-En的最大值为15V。AGND为模拟地，使用时与IN-和VREF-短接。A1~G1为个位笔段驱动端；A2~G2为十位笔段驱动端；A3~G3为百位笔段驱动端；AB4为千位笔段驱动端。POL为负极性指示驱动端。BP为LCD背板公共电极驱动端，又称背电极。OSCl~OSC3为时钟振荡器引出端，外接阻容元件可构成两极反相式阻容振荡器。VREF-，VREF+分别为基准正、负端，利用片内Ep与AGND之间的+2.8V基准电压源进行分压后，可提供所需基准电压值，也可直接从VREF+端接入外部基准电压。CREF+、CREF-是外接基准电容端。IN+，IN-为模拟电压的正、负输入端。A-Z为外接自动调零电容端，用于自动调零。

上一页下一页返回5.5集成A/D转换器及应用BUFF是缓冲放大器输出端，接积分电阻。INT为积分器输出端，接积分电容。TSET是测试端，该端经内部500欧姆电阻接数字电路的公共端，因两者呈等电位，故也称作数字地。该端功能有二，一是作测试指示，将它接Epp时LCD显示全部笔段1888，可检查LCD显示器；二是用作数字地供外部驱动器使用，构成小数点、标志符显示电路。

上一页下一页返回5.5集成A/D转换器及应用(2)内部工作原理①模拟部分。模拟部分的内部结构图如图5.5.16所示。其实质是一个带有自动校零的双积分A/D转换器，转换过程分三个阶段，即自动校零阶段(A-Z)、信号积分(定时积分)阶段(INT)和反向积分(定值积分)阶段(DE)。在自动校零阶段正负输入端与输入信号断开，内部与模拟地相连，基准电容CREF被充电至基准电压，反馈回路闭合，缓冲放大器、积分器和比较器的失调电压对校零电容充电用以补偿失调电压。采用该技术后，在任何情况下，相对输入信号的失调电压小于10uV。该阶段需要2000个时钟周期。

上一页下一页返回5.5集成A/D转换器及应用在信号积分阶段，积分器对输入差动电压进行定时积分，积分时间为1000个时钟周期。该阶段结束后，被积分信号的极性将被确定。在反向积分阶段，输入低端内部接模拟地，输入高端接基准电容，内部电路确保基准电容以正确的极性接入，保证积分器输出回零。反向积分所需时间与输入信号的大小成正比，最大值不超过2000个时钟周期，在该阶段内部计数器所计时钟数为上一页下一页返回5.5集成A/D转换器及应用积分器的输出波形(INT脚)如图5.5.17所示。芯片上的模拟地(AGND)是用于芯片由电池供电或输入信号浮地时设定共模电压，其电压值小于正电源电压2.8V。需要说明的是模拟地具有某些基准源的属性，当总电源电压大于或等于7V时，模拟地电压具有0.001%/V的电压系数，约为15欧姆的输出阻抗，小于80ppm/℃的温度系数。

上一页下一页返回5.5集成A/D转换器及应用②数字部分。数字部分的内部结构框图见图5.5.18。包括时钟振荡器、分频器、计数器、锁存器、七段译码器、LCD相位驱动器和控制逻辑。时钟振荡器是由芯片内部集成的两个非门和外部连接的电阻R、电容C构成的两级反向阻容式振荡器。振荡频率为为了提高芯片的抗工频干扰能力，信号积分时间应为20ms的整数倍，由于信号积分固定为1000个时钟周期(Tck)，因而振荡频率的选择应满足上一页下一页返回5.5集成A/D转换器及应用一般取R=110~120k欧，C=100pF，f0=20kHz，经4分频后得到时钟频率fck=10kHz，信号积分的时间为100ms，是工频周期的5倍。芯片设计整个测量过程所需时间独立于被测量信号的大小，为4000Tck，因此当振荡频率为20kHz时，测量速度为2.5次/秒。BP信号是fck经200分频后得到的50Hz的方波信号，用于驱动LCD的背电极，芯片设计LCD显示器的驱动方式是静态驱动，笔段电极是由同频率、同幅度的方波驱动的，当笔段电极的驱动波形与BP波形反相时，对应的笔段显示，反之不显示。控制逻辑有三个作用：识别积分器工作状态，适时发出控制信号使A/D转换正常进行；判定输入电压极性，并控制LCD的负极性显示；超量程时发出溢出信号，使千位显示1，其余位消隐。

上一页下一页返回5.5集成A/D转换器及应用(3)应用①7/2位数字电压表。由ICL7106构成的3-1/2位数字电压表电路如图5.5.19所示。ICL7106有200mV和2V两个基本量程，基准电压要求为量程的一半，因此对于200mV量程VREF=100mV，对于2V量程VREF=1V。电路中的外接元件参数值的选取与基本量程有关，表5.5.3列出了两组参数值。

上一页下一页返回5.5集成A/D转换器及应用当芯片用于与传感器连接测量其他非电量时，往往满度值与ICL7106的基本量程不符，这时应将基准调整至实际满量程值的一半，并且积分电