数字电路的FPGA设计与实现-基于Quartus Prime和Verilog HDL-第14讲-异步时序逻辑电路分析与设计

第14讲-异步时序逻辑电路分析与设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“14.12异步时序逻辑电路的分析

步骤：①先写时钟方程、输出方程和驱动方程；②将驱动方程代入JK触发器的特性方程，求各个触发器的状态方程；③根据状态方程和输出方程进行计算，列状态表；④画状态图和时序图。3计算状态方程4

③驱动方程

①时钟方程

②输出方程

④特性方程

⑤状态方程画状态表50001111↓↓↓↓0010000↓↓0100010↓↓↓0110100↓↓1000110↓↓↓↓1011000↓↓1101010↓↓↓1111100↓↓画状态图和时序图6外部电路连接图7下图为外部电路连接图，其中的时钟输入CP连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应EP4CE15F23C8N芯片引脚为T1，输出Q0～Q2、B使用LED0～LED3表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7、V4。异步时序逻辑电路的设计

用下降沿动作的JK触发器设计一个异步时序逻辑电路，要求其状态转换图如下图所示：8电路时序图和时钟方程

根据状态转换图画出的电路时序图如左图所示，而由电路时序图可得到各个触发器的时钟方程。9电路时序图各触发器的时钟方程

状态转化和驱动真值表1000000001××××××1×00010010××××1××100100011××××××1×001101000×1××1×101000101××××××1×01010110××××1××101100111××××××1×011110001××1×1×110001001××××××1×10011010××××1××110101011××××××1×10110000×10××1×11100××××××××××××1101××××××××××××1110××××××××××××1111××××××××××××卡诺图和驱动方程

根据状态转换图画出的电路时序图如左图所示，而由电路时序图可得到各个触发器的时钟方程。11

各驱动信号的卡诺图驱动方程电路完整的状态转换图

根据求得的驱动方程，可以计算出未使用状态实际的次态，从而得到电路完整的状态转换图，由图可见电路能够自启动。12电路逻辑图

根据得到的驱动方程，画出的电路逻辑图如下：13外部电路连接图

与异步时序逻辑电路分析实验相类似，外部电路连接图如下所示，其中的时钟输入CP连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应EP4CE15F23C8N芯片引脚为T1，输出Q0～Q3使用LED0～LED3表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7、V4。14实验步骤ExperimentalProcedure“14.215实验步骤16步骤1：新建AsynAnalyze原理图工程步骤2：完善AsynAnalyze.bdf文件步骤3：添加AsynAnalyze_tb.vt仿真文件步骤4：AsynAnalyze引脚约束步骤5：新建AsynDesgin原理图工程步骤6：完善AsynDesign.bdf文件步骤7：添加AsynDesign_tb.vt仿真文件步骤8：AsynDesign.xdc引脚约束仿真波形17本章任务ChapterTask“14.318本章任务19任务1：分析左图所示的异步时序逻辑电路。然后使用Quartus集成开发环境，对该电路进行仿真，再编写引脚约束文件，在FPGA高级开发系统上进行板级验证。任务2：用下降沿动作的JK触发器设计一个异步六进制加法计数器，要求其状态转换图如右图所示，而且能够自启动，其中C为输出。然后使用Quartus集成开发环境，对该电路进行仿真，再编写引脚约束文件，在FPGA高级开发系统上进行板级验证。任务1逻辑电路任务2状态转换图