数字电路的FPGA设计与实现-基于Quartus Prime和Verilog HDL-第15讲-计数器设计

第15讲-计数器设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“15.12MSI74163四位同步二进制加法计数器

3MSI74163功能表4输入输出工作模式0×××↑××××0000同步清零10××↑同步置数1101×××××保持11×0×××××1111↑××××二进制加法计数计数MSI74163时序图5MSI74163与外部电路的连接图6右图为MSIMSI74163与外部电路的连接图，其中，输入端D0～D3、EP、ET、LD、CLR使用拨动开关SW0～SW7来控制电平高低，对应芯片引脚分别为W7、Y8、W10、V11、U12、R12、T12、T11，时钟输入CLK连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应引脚为V10，输出Q0～Q3、CO使用LED0～LED4表示，对应芯片引脚依次为Y4、W6、U7、V4、P4。MSI74160四位同步十进制加法计数器

7MSI74160功能表8输入输出工作模式0××××××××0000异步清零10××↑同步置数1101×××××保持11×0×××××1111↑××××十进制加法计数计数MSI74160时序图9MSI74160与外部电路的连接图10右图为MSIMSI74160与外部电路的连接图，其中，输入端D0～D3、EP、ET、LD、CLR使用拨动开关SW0～SW7来控制电平高低，对应芯片引脚分别为W7、Y8、W10、V11、U12、R12、T12、T11，时钟输入CLK连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应芯片引脚为V10，输出Q0～Q3、CO使用LED0～LED4表示，对应芯片引脚依次为Y4、W6、U7、V4、P4。实验步骤ExperimentalProcedure“15.211实验步骤12步骤1：新建MSI74163原理图工程步骤2：完善MSI74163_top.bdf文件步骤3：添加MSI74163_top_tb.vt仿真文件步骤4：MSI74163_top引脚约束步骤5：新建MSI74163HDL工程步骤6：完善MSI74163_top.v文件步骤7：完善MSI74163.v文件步骤8：新建MSI74160原理图工程步骤9：完善MSI74160_top.bdf文件步骤10：新建MSI74160HDL工程步骤11：完善MSI74160.v文件仿真波形13本章任务ChapterTask“15.314本章任务15任务1：

使用Quartus集成开发环境，基于原理图，用MSI74163和必要的门电路构造一个十五进制加法计数器。编写测试激励文件，对该电路进行仿真；编写引脚约束文件，除时钟输入CLK连接到50MHz有源晶振（对应XC6SLX16芯片引脚为V10）外，其他输入使用拨动开关，输出使用LED，将其下载到FPGA高级开发系统进行板级验证。然后，再使用VHDL实现十五进制加法计数器，按照同样的流程进行仿真和板级验证。任务2：

使用Quartus集成开发环境，基于原理图，用MSI74160和必要的门电路构造一个八进制加法计数器。编写测试激励文件，对该电路进行仿真；编写引脚约束文件，除时钟输入CLK连接到50MHz有源晶振（对应XC6SLX16芯片引脚为V10）外，其他输入使用拨动开关，输出使用LED，将其下载到FPGA高级开发系统进行板级验证。然后，再使用VHDL实现八进制加法计数器，按照同样的流程进行仿真和板级验证。本章习题ChapterExercises“15.416本章习题17

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