数字电路期末复习

2026/3/241数字电路期末复习2026/3/242第1章

引言2026/3/243名词

模拟与数字信号数字设计的电子技术数字设计的软件技术集成电路IC，SSI，MSI，LSI，VLSI

可编程逻辑器件PLD，PLA，PAL，CPLD，FPGA

专用集成电路ASIC（半定制ASIC，全定制ASIC，可编程ASIC）数字设计层次物理级

晶体管级

逻辑级

功能模块级

算法级

系统级2026/3/244第2章

数制与编码2026/3/245

二、八、十六进制数数制转换（整数与小数）负数的表示原码（符号-数值表示法）补码（基数补码）反码（基数反码）二进制补码的加法与减法减法规则溢出数制2026/3/246

十进制数的二进制编码编码2026/3/247

葛莱码编码（续）ASCII码2026/3/248

检错码与纠错码任意两个码字之间的最小距离（码距）奇偶校验码海明校验码编码（续）2026/3/249第3章

数字电路2026/3/2410

逻辑信号与门电路逻辑信号：电气上对应一个一定范围的电压；逻辑变量：一个事件的两个方面；正逻辑与负逻辑；基本门电路：与、或、非、与非、或非；定时图（波形图）；两个最成功的逻辑系列：双极型系列和CMOS系列

CMOS与非门、或非门、非门逻辑门2026/3/2411CMOS稳态电气特性直流噪声容限；扇出；负载效应；不用的输入端。

CMOS动态电气特性转换时间；传播延迟。CMOS门电气特性2026/3/2412

三态输出特殊输出结构2026/3/2413

漏极开路输出特殊输出结构（续）

线“与”2026/3/2414

基本TTL型与非门（图3-75）TTL逻辑门

扇出2026/3/2415第4章

组合逻辑设计原理2026/3/2416公理与定理

公理（5条）

（A1）如果X≠1，则X＝0；（A1'）如果X≠0，则X＝1。（开关变量X的取值特性）（A2）如果X＝0，则X'＝1；（A2'）如果X＝1，则X'＝0。（反相器的功能特性）“与”和“或”操作的特性

（A3）0·0＝0；（A3'）1＋1＝1

（A4）1·1＝1；（A4'）0＋0＝0

（A5）0·1＝1·0＝0；（A5'）1＋0＝0＋1＝12026/3/2417公理与定理（续）

单变量定理

可用完备归纳法证明2026/3/2418公理与定理（续）

二变量和三变量定理

运算优先顺序分配律定理T9和T10广泛地用来简化逻辑函数。

在所有的定理中，可以用任意逻辑表达式来替换每个变量。2026/3/2419公理与定理（续）

n变量定理

需用有限归纳法证明2026/3/2420公理与定理（续）

德·摩根定理

+01原变量反变量F

+01原变量反变量F'2026/3/2421公理与定理（续）

德·摩根定理（续）使用广义德·摩根定理时，要保持原逻辑表示式中运算符号的优先顺序不变。2026/3/2422公理与定理（续）

对偶性原理对开关代数的任何定理或恒等式，若交换所有的0和1以及“＋”和“·”，结果仍正确。

它使要学的东西减了一半！2026/3/2423真值表最小项列表：F(X,Y,Z)=

XYZ(0,3,4,6,7)标准积之和式：F(X,Y,Z)=X'Y'Z'+X'YZ+XY'Z'+XYZ'+XYZ最大项列表：F(X,Y,Z)=

XYZ(1,2,5)标准积之和式：F(X,Y,Z)=(X+Y+Z')(X+Y'+Z)(X'+Y+Z')逻辑函数的标准表示方法2026/3/2424组合电路分析

从电路图得到电路逻辑函数的形式描述，如真值表、逻辑表达式。确定电路行为；根据代数描述提出逻辑函数的不同电路结构；分析包括电路在内的更大系统时，可使用电路功能特性的代数描述。穷举法代数法：逐级写出各个逻辑门的输出表达式，并用代数化简法化简最终的逻辑表达式。2026/3/2425组合电路设计

电路描述和设计用真值表对电路进行描述，不容易出现错误，容易用标准和或标准积表达式直接设计，当变量数很多时表可能会很大。用连接词“与”、“或”、“非”来描述逻辑函数，可以通过定义辅助变量简化表达式，比写出完全真值表要容易些（当变量数很多时），但容易出现错误。电路处理：一般来说，与非门和或非门比与门和或门要快，但多数人不用与非和或非形式来描述逻辑命题。代数化简法：用逻辑代数的公理、定理和规则对逻辑函数进行推导、变换而进行化简。没有固定的步骤可以遵循，取决于对公理、定理和规则的熟练掌握及灵活运用的程度。有时很难判定结果是否为最简。2026/3/2426卡诺图化简法

该方法简单、直观、容易掌握，当变量个数小于等于6时非常有效，在逻辑设计中得到广泛应用。一般步骤：第一步：作出函数的卡诺图；第二步：在卡诺图上圈出函数的全部质蕴涵项（画最大的卡诺图）；第三步：从全部质蕴涵项中找出所有必要质蕴涵项；第四步：若全部必要质蕴涵项尚不能覆盖所有的1方格，则需从剩余质蕴涵项中找出最简的所需质蕴涵项，使它和必要质蕴涵项一起构成函数的最小覆盖。没有必要质蕴涵项的情况包含无关最小项的逻辑函数的化简多输出逻辑函数的化简2026/3/2427列表化简法mipiP2P3P4P5P62 4 6 10× ×× ×

× ×

× ×所需质蕴涵项产生表行消去规则：对于所需质蕴涵项产生表中的任意质蕴涵项pi和pj，若pi行中的“

”完全包含在pj行中，即pi

pj

，则可消去pi行。这是因为选取了pj后不仅可以覆盖pi所能覆盖的最小项，而且还可覆盖其它最小项。列消去规则：对于所需质蕴涵项产生表中的任意最小项mi和mj，若mi列中的“

”完全包含在mj列中，即mi

mj

，则可消去mj列。这是因为选取了覆盖mi的质蕴涵项后一定能覆盖mj，反之则不一定。所需质蕴涵项P3,P4（二次必要质蕴涵项）2026/3/2428竞争与冒险

竞争：信号经不同路径到达某一逻辑门有时间差的现象。冒险：当输入由某一种取值组合变为另一种取值组合时，由于竞争使得电路产生了与稳态输出不同的、暂时的错误输出。按输入变化前后输出是否相等分为静态和动态冒险；按错误输出的极性分为0型和1型冒险，故有静态0型,静态1型,动态0型,动态1型4种情况。静态1型动态1型静态0型动态0型输入变化前的输出输入变化后的输出2026/3/2429竞争与冒险（续）

冒险的判断代数法：检查是否存在某个变量X，它同时以原变量和反变量的形式出现在函数表达式中，而且表达式在一定条件下可变成X+X‘或者XX’

的形式，若能则说明与函数表达式对应的电路可能产生冒险。卡诺图法：当描述电路的逻辑函数为“与或”式时，可采用卡诺图来判断电路是否存在冒险，其方法是观察是否存在“相切”的卡诺圈，若存在则会产生冒险。用增加冗余项的方法消除冒险利用定理T11（XY＋X'Z＋YZ＝XY＋X'Z）在原表达式中加上多余的“与项”或者乘以多余的“或项”，使原函数不可能在任何条件下出现X+X'或者XX'的形式，从而消除冒险。2026/3/2430第5章

组合逻辑设计实践2026/3/2431文档标准要求：准确、一致、完备，对设计、测试、维护要指导性。说明书：准确地描述电路或系统应该做什么，包括所有输入和输出（“接口”）的描述及实现的功能。方框图：系统主要功能模块及其基本互连的非正式图示描述。原理图：系统的电气元件、元件间的互连和构建系统所需的全部细节的正式说明，包括IC类型、参考标志符和引脚数。定时图：说明做为时间函数的各种逻辑信号的值，包括关键信号之间的因果延迟。结构化逻辑器件描述：描述可编程逻辑器件（PLD）、现场可编程门阵列（FPGA）、专用集成电路（ASIC）的内部功能，通常用硬件描述语言来书写，也可以是逻辑等式、状态表或状态图等形式。电路描述：叙述性的文本文件，它跟其他文档一起解释电路内部怎样工作。2026/3/2432信号名和有效电平

一个信号如果在高电平（高态）或“1”时（正逻辑）完成命名的动作或表示命名的条件，则称此信号为高电平有效，否则为低电平有效。当信号处于有效电平时，称其为有效，否则称其为无效。信号的有效电平为信号名的一部分。

经过很好选择的信号名能将有关信息传递给阅读者，如受控的动作（GO、PAUSE）、检测的条件（READY、ERROR）、传送的数据（INBUS[31:0]），等等。2026/3/2433信号名和有效电平（续）

引脚没有“圈”表示高电平有效，否则表示低电平有效。

当画与门或者或门符号的边框、或表示大规模逻辑组件的矩形符号时，我们认为给定逻辑功能只在符号框内部发生，与引脚是否有“圈”没有关系。只有当输入为有效电平时，输出才会有效。2026/3/2434信号名和有效电平（续）对每个门而言，如果2个输入都有效，则输出就有效。对每个门而言，如果2个输入中的任何一个有效，则输出就有效。2026/3/2435“圈到圈”逻辑设计（续）“圈到圈”逻辑设计规则器件输出的信号名应与器件输出引脚有相同的有效电平。也就是说，假如器件的符号在输出引脚有反相圈，则低电平有效，否则高电平有效。

如果输入信号的有效电平与所连接的输入引脚的有效电平相同，则当输入信号有效时，激活符号框内的逻辑功能。如果输入信号的有效电平与所连接的输入引脚的有效电平相反，则当信号无效时，激活符号框内的逻辑功能。只要可能就应避免这种情形，因为它迫使我们要特别留意逻辑取反才能读懂电路。2026/3/2436可编程逻辑阵列PLA

一种组合的、二级“与-或”器件，对其编程可以实现任何“积之和”逻辑表达式，受限条件：输入的数目（n）

输出的数目（m）

乘积项的数目（p）2026/3/2437可编程逻辑阵列PLA（续）2026/3/2438可编程阵列逻辑PAL

也是一种组合的、二级“与-或”器件，但或门阵列不可编程，是固定的。7个与门，可编程三态控制双向引脚

乘积项较多时可分解成“与-或-与-或”来实现。可组成时序电路2026/3/2439通用阵列逻辑器件GAL

可以通过编程实现组合和时序电路。输出极性选择

下图编程为纯组合模式2026/3/2440译码器

译码器（decoder）是一种多输入、多输出电路，它将输入编码转换为输出编码。

输入码字到输出码字之间存在一对一的映射关系。最常用的输入编码是n位二进制编码，最常用的输出编码是m中取1码。通常有m>n。

n位输入编码不一定代表0到2n-1个整数，可表示任意信息。有效的输入编码数不一定有2n个，如十进制译码器。2026/3/2441

对4位二进制编码进行译码：使用一个4-16译码器；使用两个3-8译码器。译码器（续）

当N3等于0时，使能上面的译码器U1，译码电路对0000-0111共8个输入组合进行译码。当N3等于1时，使能下面的译码器U2，译码电路对1000-1111共8个输入组合进行译码。2026/3/2442编码器

编码器（encoder）也是一种多输入、多输出电路，它将输入编码转换为输出编码，输入码字到输出码字之间存在一对一的映射关系，但输入码字长度比输出码字长度要长。当多个请求有效时，编码器产生最高优先级的请求的编号，这样的器件称做优先编码器。注意编码器的级联使用方法2026/3/2443三态器件

共享总线时，不允许有一个以上的三态器件同时处于非高阻状态。对典型的三态器件，进入高阻态比离开高阻态快，即tpLZ和tpHZ都小于tpZL和tpZH。使用三态器件唯一真正安全的方法是设计控制逻辑，以保证同线上有一段足够长的截止时间（deadtime），在此期间不应有任何器件驱动同线。2026/3/2444多路复用器

多路复用器（multiplexer）将n个数据源中的一个连接到输出端。有s个输入用于选择n个数据源，所以s＝

log2n

。2026/3/2445多路复用器（续）74x151的真值表2026/3/2446奇偶校验电路2026/3/2447比较器

比较两个二进制字的电路叫做比较器。根据需要它可以输出相等、不相等、大于或小于信号。

并行式比较器：速度较快，器件较多。迭代式比较器：速度较慢，器件较少。

74x85：4位的比较器AGTBOUT＝(A>B)＋(A＝B)·AGTBINAEQBOUT＝(A＝B)·AEQBINALTBOUT＝(A<B)＋(A＝B)·ALTBIN(A>B)＝A3·B3'＋(A3⊕B3)'·A2·B2'＋(A3⊕B3)'·(A2⊕B2)'·A1·B1'＋(A3⊕B3)'·(A2⊕B2)'·(A1⊕B1)'·A0·B0'2026/3/2448

多位比较比较器（续）2026/3/2449加法器

半加器（halfadder）把2个1位二进制数X和Y相加，产生一个2位和，和的低位命名为HS（半加和），高位命名为CO（进位输出）。有：HS＝X⊕Y，CO＝X·Y。

全加器（fulladder）把2个1位二进制数X和Y以及来自低位的进位CIN相加，产生一个2位和，和的低位命名为S（全加和），高位命名为COUT。有：S＝X⊕Y⊕CIN＝X·Y'·CIN'＋X'·Y·CIN'＋X'·Y'·CIN＋X·Y·CIN；

COUT＝X·Y＋X·CIN＋Y·CIN2026/3/2450加法器（续）

串行加法器（又叫行波进位加法器，rippleadder）

先行进位加法器2026/3/2451第7章

时序逻辑设计原理2026/3/2452双稳态元件

用反相器构成的双稳态元件2026/3/2453锁存器与触发器

锁存器（latch）和触发器（flip-flop）是大多数时序电路的基本构件。

一般来说，当锁存器的控制端无效时，其输出随输入变化而变化；而当控制端变为有效时，其输出端保持此时刻的输入值不再发生变化，直到控制端再次变为无效时为止。一般来说，触发器的输出只会在时钟信号所确定的时刻发生变化。2026/3/2454S-R锁存器信号同时撤消后，输出不定。2026/3/2455具有使能端的S-R锁存器可接时钟2026/3/2456D锁存器2026/3/2457边沿触发式D触发器主从2026/3/2458主从式J-K触发器

解决了S-R触发器两个输入端同时有效时所存在的问题。2026/3/2459T触发器

在每一个时钟脉冲的有效边沿都会改变状态

用T触发器很容易实现计数器2026/3/2460状态机的结构Mealy机：输出取决于当前状态和输入2026/3/2461状态机的结构（续）Moore机：输出仅（直接）取决于当前状态2026/3/2462特征方程

锁存器或触发器的功能特性可以采用特征方程来进行形式化描述。2026/3/2463状态图与状态表*

状态图和状态表是用来表示同步状态机的输入、输出、状态之间关系的两种常用工具。yx/zy*现态次态/输出输入xyy*/zy/zxy*z*现态次态输入xyy*输出z2026/3/2464状态机分析

状态机分析的3个基本步骤：确定状态函数F和输出函数G；用F和G构造出状态表；画出状态图。2026/3/2465时钟同步状态机设计

依据对功能要求的文字描述，构造出原始状态表；将状态表中的状态数目最小化（状态化简，可选）；

状态赋值；将状态变量取值代入原始状态表中得二进制状态表（转移/输出表）；选择一种触发器；构造激励表，用于获得每一种状态/输入组合对应的下一状态；由激励表推导出激励方程F；

由状态表推导出输出方程G；

画出逻辑电路图。2026/3/2466用状态表进行设计2026/3/2467用状态图进行设计

一个电路的输入端可能有很多000111110101100A’A’A’A’A’B’A’BAAAABAB’A2026/3/2468状态最小化

下右表显示了其他一些具有更多状态的状态表，它们同样也能完成上例的操作功能。

可以采用形式化过程来最小化状态表中的状态数目。上右表中，状态OK00和OKA0、OK11和OKA1分别是等效的，可以分别去掉它们中间的任意1个。2026/3/2469状态赋值

确定要表示状态表中的全部状态需要多少位二进制变量，并且将一个特定组合赋给每一个状态。状态赋值又称状态编码。可能的状态分配方案很多分配方案的好坏与所使用的触发器有关必须考虑未使用的状态2026/3/2470求激励和输出表

由转移表（二进制状态表）及选定的触发器求出激励表

激励表：对于每一种编码状态和输入的组合，要使状态机进入所期望的下一状态（次态）所需的触发器激励输入值（描述状态机的特性）。2026/3/2471求激励和输出表（续）

转移方程

激励方程使用D触发器时，若Qi*=表达式，则Di=表达式使用其它触发器时，要建立激励产生表，如p418。2026/3/2472综合假设未用状态转移到000状态的D1、D2、D3激励图（最小冒险法）2026/3/2473状态机的分解

大型的状态机也很难概念化、设计以及调试。面对大型状态机的问题时，设计者常常要寻找机会使用较小的状态机集合来解决问题。

有一个较为完善的状态机分解理论，可以用来分析任何给定的单片式状态机，以确定该状态机是否可以用较小型的状态机的集合来实现。2026/3/2474

一个有n个反馈回路的电路，有2n种状态。反馈回路是记忆元件，储存着电路当前的状态。反馈时序电路内部状态的变化直接由输入变化引起，故用总态表示电路所处的状态，它是内部状态和输入状态的组合。反馈时序电路

各种类型的锁存器和触发器等，都是反馈时序电路，它们都有一个或者多个反馈回路。2026/3/2475反馈时序电路（续）

稳定的总态表明由当前的内部状态和输入状态所确定的下一个内部状态与当前的内部状态相同。

如果下一个内部状态与当前的内部状态不同，则当前的总态是一个不稳定的总态。

对于反馈时序电路来说，不允许多个输入同时发生变化，而且两次变化之间的时间不能太短。反馈时序电路是基本模式电路的一种形式。2026/3/2476竞争

在反馈时序电路中，竞争（race）是指一个输入信号的变化，引起多个内部状态变量改变状态。右图中，当CLK信号由0变到1时，稳定总态011/00就会发生竞争。

如果竞争的结果不会出现两个不同的最终状态，则这样的竞争称为非临界竞争，如右上图。否则称为临界竞争，它是有害的。

由于竞争的存在，内部状态从011变到000的过程，可能是011→001→000或者是011→010→000。2026/3/2477状态表与流程表

状态表表示单个输入变量变化时，电路达到新的稳定总态时所发生的多个“跳程”。

流程表删除了多个跳程，只表示出每次转移过程的最终目标，还去掉了未用的内部状态，从不会到达的状态。2026/3/2478设计基本模式流程表

原始流程表：表中的每一行只有一个稳定的总状态。每一个状态都具有比较精确的“含义”，但通常包含一些多余的状态。当每一列都有了一个稳定的状态后，要尽量使更多的转移进入这些状态，而不是总要定义新的状态。只有在这些状态不能利用时才定义新的状态。可用形式化方法来最小化原始流程表，这通常要利用流程表中的无关项。对于简单的流程表，也可以通过观察来完成简化。合并后状态“意义”比较含糊。2026/3/2479无竞争状态赋值法

反馈时序电路的回路一定不能包含任何的临界竞争，否则电路的操作就不可预测。

用合理的赋值来避免竞争。通过增加一些多余的、非稳定的过渡状态来避免竞争。利用非临界竟争避免临界竟争。把竟争