电子技术 课件 第七章 门电路和组合逻辑电路

第七章数字电路基础主要内容7.1基本逻辑门电路和常用复合逻辑门获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态，分别获得电路中的高、低电平。在数字集成电路的发展过程中，同时存在着两种类型器件的发展。一种是由三极管组成的双极型集成电路，如晶体管—晶体管逻辑电路（简称TTL电路）及射极耦合逻辑电路（简称ECL电路）。另一种是由MOS管组成的单极型集成电路，如NMOS逻辑电路和互补MOS（简称CMOS）逻辑电路。概述2.2.3二极管、三极管门电路1．二极管与门二极管与门的电路结构图（1）当输入端A，B都为高电平1时，二极管D1，D2均处于反向截止状态，输出端为高电平1（5V）。（2）当输入端A，B都为低电平0时，二极管D1，D2均处于正向导通状态，输出端为低电平0（0V）。（3）当输入端一端为高电平、另一端为低电平时，如A端为5V，B端为0V时，则D2会优先导通，输出端Y被钳制在0V，输出为低电平0。在D2的钳位作用下，D1此时处于截止状态。设输入信号电压为5V（高电平1）或0V（低电平0），二极管为理想元件，则电路的工作原理如下。通过电路实验论证，可得二极管与门电路的工作状态表二极管与门电路工作状态表由上述可知，在与门电路中，只要有一端输入为低电平，输出Y就是低电平；只有输入信号全为高电平时，输出Y才是高电平，可得与门电路的逻辑表达式为2．二极管或门二极管或门的电路结构图（1）当输入端A，B都为高电平1时，则D1，D2都处于正向导通状态，输出端Y高电平1（5V）。。（2）当输入端A，B都为低电平0时，则D1，D2都反向截止，输出端为低电平0（0V）。（3）当输入端一端为高电平、另一端为低电平时，如A端为5V，B端为0V时，则D1会优先导通，输出端Y被钳制在5V，输出为低电平1。在D1的钳位作用下，D2此时处于截止状态。设输入信号电压为5V（高电平1）或0V（低电平0），二极管为理想元件，则电路的工作原理如下。通过电路实验论证，可得二极管或门电路的工作状态表。由上述可知，在或门电路中，只要有一端输入为高电平，输出Y就是高电平；只有输入信号全为低电平时，输出Y才为低电平，可得或门电路的逻辑表达式为二极管或门电路工作状态表IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TSuI=UILuBE+-3．晶体管非门IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS临界饱和线

饱和区放大区uI增大使

iB增大，从而工作点上移，iC增大，uCE减小。截止区uBE<UthBEC三极管截止状态等效电路S为放大和饱和的交界点，这时的iB称临界饱和基极电流，用IB(sat)表示；相应地，IC(sat)为临界饱和集电极电流；UBE(sat)为饱和基极电压；

UCE(sat)为饱和集电极电压。对硅管，UBE(sat)

0.7V，UCE(sat)

0.3V。在临界饱和点三极管仍然具有放大作用。uI增大使uBE>Uth时，三极管开始导通，iB>0，三极管工作于放大导通状态。IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS临界饱和线

饱和区放大区截止区uBE<UthBEC三极管截止状态等效电路uI=UIH三极管开通的条件和等效电路当输入

uI为高电平，使iB≥

IB(sat)时，三极管饱和。

uBE+-uCE

UCE(sat)

0.3V

0，C、E间相当于开关合上。

iB≥

IB(sat)BEUBE(sat)CUCE(sat)三极管饱和状态等效电路iB愈大于IB(Sat)，则饱和愈深。由于UCE(Sat)

0，因此饱和后iC基本上为恒值，

iC

IC(Sat)=开关工作的条件

截止条件

饱和条件uBE＜

UthiB＞

IB(Sat)

可靠截止条件为uBE≤0

[例]下图电路中

=50,UBE(on)=0.7V,UIH=3.6V,UIL=0.3V,为使三极管开关工作,试选择

RB值,并对应输入波形画出输出波形。解：(1)根据开关工作条件确定

RB取值uI=UIL=0.3V时,三极管满足截止条件uI=UIH=3.6V时,为使三极管饱和,应满足

iB>IB(sat)因为iB=IHB-0.7VUR所以求得RB<29k

，可取标称值27k

。OuItUIHUIL+5V(2)

对应输入波形画出输出波形OuItUIHUIL可见，该电路在输入低电平时输出高电平，输入高电平时输出低电平，因此构成三极管非门。由于输出信号与输入信号反相，故又称三极管反相器。三极管截止时，iC

0，uO

+5V三极管饱和时，uO

UCE(sat)

0.3VOuO/Vt50.3主要内容7.2TTL集成逻辑门电路7.2.1TTL与非门电路结构ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V输入级中间倒相级输出级典型TTL与非门电路逻辑符号8.2k

900

50

3.5k

500

250

V1V2V3V5V6

除V4外，采用了抗饱和三极管，用以提高门电路工作速度。V4不会工作于饱和状态，因此用普通三极管。

输入级主要由多发射极管V1和基极电阻R1组成，用以实现输入变量A、B、C的与运算。

VD1~VD3为输入钳位二极管，用以抑制输入端出现的负极性干扰。正常信号输入时，VD1~VD3不工作，当输入的负极性干扰电压大于二极管导通电压时，二极管导通，输入端负电压被钳在-0.7V上，这不但抑制了输入端的负极性干扰，对V1还有保护作用。

中间级起倒相放大作用，V2集电极C2和发射极

E2同时输出两个逻辑电平相反的信号，分别驱动V3和V5。

RB、RC和V6构成有源泄放电路，用以减小V5管开关时间，从而提高门电路工作速度。

输出级由V3、V4、

R4、R5和V5组成。其中

V3和V4构成复合管，与V5构成推拉式输出结构，提高了负载能力。

VD1~VD3在正常信号输入时不工作，因此下面的分析中不予考虑。RB、RC和V6所构成的有源泄放电路的作用是提高开关速度，它们不影响与非门的逻辑功能，因此下面的工作原理分析中也不予考虑。

因为抗饱和三极管V1的集电结导通电压为0.4V，而V2、V5发射结导通电压为0.7V，因此要使V1集电结和V2、V5发射结导通，必须uB1≥1.8V。0.3V3.6V3.6V

输入端有一个或数个为低电平时，输出高电平。

输入低电平端对应的发射结导通，uB1=0.7V+0.3V=1VV1管其他发射结因反偏而截止。1V这时V2、V5截止。V2截止使V1集电极等效电阻很大，使IB1>>IB1(sat)，V1深度饱和。V2截止使uC2

VCC=5V，5V因此，输入有低电平时，输出为高电平。截止截止深度饱和V3微饱和，V4放大工作。uY=

5V

-

0.7

V

-

0.7

V

=

3.6

V电路输出为高电平。微饱和放大7.2.2TTL与非门工作原理

综上所述,该电路实现了与非逻辑功能,即3.6V3.6V3.6V因此，V1发射结反偏而集电极正偏，称处于倒置放大状态。1.8V这时V2、V5饱和。uC2=UCE2(sat)+uBE5=0.3V+0.7V=1V使V3导通，而V4截止。1VuY=UCE5(sat)

0.3V

输出为低电平

因此，输入均为高电平时，输出为低电平。0.3VV4截止使V5的等效集电极电阻很大，使IB5>>IB5(sat)，因此V5深度饱和。倒置放大饱和饱和截止导通

TTL电路输入端悬空时相当于输入高电平。

输入均为高电平时，输出低电平VCC经

R1使

V1集电结和

V2、V5发射结导通，使uB1=1.8V。深注意电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门电压传输特性曲线7.2.3TTL与非门的传输特性及主要参数

电压传输特性输出电压随输入电压变化的特性uI较小时工作于AB段，这时V2、V5截止，V3、V4导通，输出恒为高电平，UOH

3.6V，称与非门工作在截止区或处于关门状态。uI较大时工作于BC段，这时V2、V5工作于放大区，uI的微小增大引起uO急剧下降，称与非门工作在转折区。uI很大时工作于CD段，这时V2、V5饱和，输出恒为低电平，UOL

0.3V，称与非门工作在饱和区或处于开门状态。

电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门电压传输特性曲线饱和区：与非门处于开门状态。截止区：与非门处于关门状态。转折区下面介绍与电压传输特性有关的主要参数：有关参数0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL电压传输特性曲线标准高电平USH

当uO≥

USH时，则认为输出高电平，通常取USH=3V。标准低电平USL当uO≤

USL时，则认为输出低电平，通常取USL=0.3V。关门电平UOFF保证输出不小于标准高电平USH时,允许的输入低电平的最大值。开门电平UON保证输出不高于标准低电平USL时,允许的输入高电平的最小值。阈值电压UTH转折区中点对应的输入电压，又称门槛电平。USH=3VUSL=0.3VUOFFUONUTH近似分析时认为：uI>UTH，则与非门开通，输出低电平UOL；uI<UTH，则与非门关闭，输出高电平UOH。噪声容限越大，抗干扰能力越强。指输入低电平时，允许的最大正向噪声电压。UNL=UOFF–UIL

指输入高电平时，允许的最大负向噪声电压。UNH=UIH–UON

输入信号上叠加的噪声电压只要不超过允许值，就不会影响电路的正常逻辑功能，这个允许值称为噪声容限。

输入高电平噪声容限UNH输入低电平噪声容限UNL输入负载特性测试电路

输入负载特性曲线0uI/VR1/k

UOFF1.1FNROFFRON7.2.4TTL与非门的输入特性及主要参数

ROFF称关门电阻。RI<ROFF时，相应输入端相当于输入低电平。对STTL系列，ROFF

700

。

RON称开门电阻。RI>RON时，相应输入端相当于输入高电平。对STTL系列，RON

2.1k

。RONROFFUOFF[例]

下图中，已知ROFF

800

，RON

3k

，试对应输入波形定性画出TTL与非门的输出波形。(a)(b)tA0.3V3.6VO不同TTL系列，RON、

ROFF不同。相应输入端相当于输入低电平，也即相当于输入逻辑0。逻辑0因此Ya输出恒为高电平UOH。相应输入端相当于输入高电平，也即相当于输入逻辑1。逻辑1因此，可画出波形如图所示。YbtOYatUOHO解：图(a)中，RI=300

<ROFF

800

图(b)中，RI=5.1k

>RON

3k

由于三极管存在开关时间，元、器件及连线存在一定的寄生电容，因此输入矩形脉冲时，输出脉冲将延迟一定时间。输入信号UOm0.5UOm0.5UImUIm输出信号4.

传输延迟时间输入电压波形下降沿0.5UIm处到输出电压上升沿0.5Uom处间隔的时间称截止延迟时间tPLH。

输入电压波形上升沿0.5UIm处到输出电压下降沿0.5Uom处间隔的时间称导通延迟时间tPHL。平均传输延迟时间tpd

tPHLtPLH

tpd越小，则门电路开关速度越高，工作频率越高。0.5UIm0.5UOm

使用时需外接上拉电阻RL

即Opencollectorgate，简称

OC门。

常用的有集电极开路与非门、三态门、或非门、与或非门和异或门等。它们都是在与非门基础上发展出来的，TTL与非门的上述特性对这些门电路大多适用。VC可以等于VCC也可不等于VCC

7.2.5集电极开路与非门

1.

电路、逻辑符号和工作原理输入都为高电平时，

V2和V5饱和导通，输出为低电平UOL

0.3V。输入有低电平时，V2和V5截止，输出为高电平UOH

VC。因此具有与非功能。

工作原理OC门

相当于与门作用。因为Y1、Y2中有低电平时，Y为低电平；只有

Y1、Y2均为高电平时，Y才为高电平，故Y=Y1·Y2。2.

应用(1)

实现线与两个或多个OC门的输出端直接相连，相当于将这些输出信号相与，称为线与。

Y只有OC门才能实现线与。普通TTL门输出端不能并联，否则可能损坏器件。注意(2)驱动显示器和继电器等[例]下图为用

OC门驱动发光二极管LED的显示电路。已知LED的正向导通压降UF=2V，正向工作电流

IF=10mA，为保证电路正常工作，试确定RC的值。解：为保证电路正常工作，应满足因此RC=270

分析：该电路只有在A、B均为高电平，使输出uO为低电平时，LED才导通发光；否则LED中无电流流通，不发光。要使LED发光，应满足

IRc

IF=10mA。TTLCMOSRLVDD+5V(3)实现电平转换

TTL与非门有时需要驱动其他种类门电路，而不同种类门电路的高低电平标准不一样。应用OC门就可以适应负载门对电平的要求。

OC门的UOL

0.3V，UOH

VDD，正好符合CMOS电路UIH

VDD，UIL

0的要求。

VDDRL

即Tri-StateLogic门，简称TSL门。其输出有高电平态、低电平态和高阻态三种状态。三态输出与非门电路

EN=1时，P=0，uP=0.3V01100.3V1V导通截止截止

另一方面，V1导通，uB1=0.3V+0.7V=1V,V2、V5截止。这时，从输出端Y

看进去，对地和对电源VCC都相当于开路，输出端呈现高阻态，相当于输出端开路。Y=AB1V导通截止截止Z这时VD导通，使uC2=0.3V+0.7V=1V，使V4截止。7.2.6三态门

1.

电路、逻辑符号和工作原理工作原理EN=0时，P=1，VD截止电路等效为一个输入为A、B和1的TTL与非门。

Y=AB

综上所述，可见：只有当使能信号EN=0时才允许三态门工作，故称EN低电平有效。EN称使能信号或控制信号，A、B称数据信号。当EN=0时，Y=AB，三态门处于工作态；当EN=1时，三态门输出呈现高阻态，又称禁止态。EN即Enable功能表Z0AB1YEN使能端的两种控制方式使能端低电平有效使能端高电平有效功能表Z1AB0YENEN2.

应用任何时刻EN1、EN2、

EN3中只能有一个为有效电平，使相应三态门工作，而其他三态输出门处于高阻状态，从而实现了总线的复用。总线(1)构成单向总线DIDO/DIDO00高阻态工作DIEN=0时，总线上的数据DI经反相后在G2输出端输出。(2)构成双向总线DIDO/DIDO11工作DO高阻态EN=1时，数据DO经G1反相后传送到总线上。DIDO/DIDO11工作DO高阻态EN=1时，数据DO经G1反相后传送到总线上。DIDO/DIDO主要内容7.3集成逻辑门使用注意事项TTL集成门的类型很多,那么如何识别它们?各类型之间有何异同?如何选用合适的门?1.各系列

TTL集成门的比较与选用用于民品用于军品具有完全相同的电路结构和电气性能参数，但CT54系列更适合在温度条件恶劣、供电电源变化大的环境中工作。按工作温度和电源允许变化范围不同分为CT74系列CT54系列7.3.1TTL门电路的使用向高速发展向低功耗发展按平均传输延迟时间和平均功耗不同分向减小功耗-延迟积发展

措施：增大电阻值

措施：(1)

采用SBD和抗饱和三极管；(2)

采用有源泄放电路；(3)

减小电路中的电阻值。其中，LSTTL系列综合性能优越、品种多、价格便宜；ALSTTL系列性能优于LSTTL，但品种少、价格较高，因此实用中多选用LSTTL。

CT74系列(即标准TTL)CT74L系列(即低功耗TTL简称LTTL)

CT74H系列(即高速TTL简称HTTL)CT74S系列(即肖特基TTL简称STTL)

CT74AS系列(即先进肖特基TTL简称ASTTL)

CT74LS系列(即低功耗肖特基TTL简称LSTTL)CT74ALS系列(即先进低功耗肖特基TTL简称LSTTL)

集成门的选用要点(1)实际使用中的最高工作频率fm应不大于逻辑门最高工作频率fmax的一半。实物图片

(2)不同系列TTL中，器件型号后面几位数字相同时，通常逻辑功能、外型尺寸、外引线排列都相同。但工作速

度(平均传输延迟时间tpd)和平均功耗不同。实际使用时，高速门电路可以替换低速的；反之则不行。例如CT7400CT74L00CT74H00CT74S00CT74LS00CT74AS00CT74ALS00xx74xx00引脚图双列直插

14引脚四

2

输入与非门2.

TTL集成逻辑门的使用要点(1)电源电压用

+5V，74系列应满足5V

5%。(2)输出端的连接

普通TTL门输出端不允许直接并联使用。

三态输出门的输出端可并联使用，但同一时刻只能有一个门工作，其他门输出处于高阻状态。集电极开路门输出端可并联使用，但公共输出端和电源VCC之间应接负载电阻RL。输出端不允许直接接电源VCC或直接接地。输出电流应小于产品手册上规定的最大值。3.

多余输入端的处理与门和与非门的多余输入端接逻辑

1或者与有用输入端并接。接

VCC通过

1~10k

电阻接

VCC与有用输入端并接

TTL电路输入端悬空时相当于输入高电平，做实验时与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。或门和或非门的多余输入端接逻辑

0或者与有用输入端并接[例]欲用下列电路实现非运算，试改错。

(ROFF

700

，RON

2.1k

)解：OC门输出端需外接上拉电阻RC5.1kΩY=1Y=0RI>RON，相应输入端为高电平。510ΩRI<ROFF，相应输入端为低电平。CMOS反相器

uGSN+-uGSN>UGS(th)N时，增强型NMOS管导通uGSN<UGS(th)N时，增强型NMOS管截止OiDuGSUGS(th)N增强型NMOS管转移特性AuIYuOVDDSGDDGSBVPVNB7.3.2CMOS门电路的使用AuIYuOVDDSGDDGSVP衬底BVN衬底B(二)工作原理ROFFNRONPuO+VDDSDDS导通电阻RON<<截止电阻ROFFRONNROFFPuO+VDDSDDS可见该电路构成CMOS非门，又称CMOS反相器。无论输入高低，VN、VP中总有一管截止，使静态漏极电流iD

0。因此CMOS反相器静态功耗极微小。◎输入为低电平，UIL=0V时，uGSN=0V<UGS(th)N，UIL=0V截止uGSN+-VN截止，VP导通，导通uGSP+-uO

VDD为高电平。AuIYuOVDDSGDDGSVP衬底BVN衬底B截止uGSP+-导通uGSN+-◎输入为高电平UIH=VDD时，uGSN=VDD>UGS(th)N,VN导通，VP截止，◎输入为低电平UIL=0V时，uGSN=0V<UGS(th)N，VN截止，VP导通，uO

VDD,为高电平。UIH=

VDDuO

0V，为低电平。其他类型的

CMOS门电路

1.CMOS与非门

ABVDDVPBVPAVNAVNBY

每个输入端对应一对NMOS管和PMOS管。NMOS管为驱动管，PMOS管为负载管。输入端与它们的栅极相连。与非门结构特点：驱动管相串联，负载管相并联。ABVDDVPBVPAVNAVNBY

CMOS与非门工作原理11导通导通截止截止0

驱动管均导通，

负载管均截止，

输出为低电平。

◆

当输入均为高电平时：

低电平输入端相对应的驱动管截止，负载管导通，输出为高电平。

◆

当输入中有低电平时：ABVDDVPBVPAVNAVNBY0截止导通1因此Y=AB2.CMOS或非门

ABVDDVPBVPAVNAVNBY或非门结构特点：驱动管相并联，负载管相串联。YABuOuIVDD1漏极开路的CMOS与非门电路漏极开路的

CMOS门简称OD门与

OC门相似，常用作驱动器、电平转换器和实现线与等。Y

=

AB构成与门构成输出端开路的非门需外接上拉电阻RDC、C为互补控制信号

由一对参数对称一致的增强型NMOS管和PMOS管并联构成。PMOSCuI/uOVDDCMOS传输门电路结构uO/uIVPCNMOSVN3.CMOS传输门

工作原理MOS管的漏极和源极结构对称，可互换使用，因此CMOS传输门的输出端和输入端也可互换。uOuIuIuO

当C=0V，uI=0~VDD时，VN、VP

均截止，输出与输入之间呈现高电阻，相当于开关断开。uI不能传输到输出端，称传输门关闭。CC

当C=VDD，uI=0~VDD时，VN、VP中至少有一管导通，输出与输入之间呈现低电阻，相当于开关闭合。uO=uI，称传输门开通。C=1，C=0时，传输门开通，uO=uI；

C=0，C=1时，传输门关闭，信号不能传输。PMOSCuI/uOVDDCMOS传输门电路结构uO/uIVPCNMOSVN

传输门是一个理想的双向开关，可传输模拟信号，也可传输数字信号。TGuI/uOuO/uICC传输门逻辑符号TG即

TransmissionGate的缩写3.CMOS传输门

CMOS数字集成电路应用要点

(一)CMOS数字集成电路系列CMOS4000

系列

功耗极低、抗干扰能力强；电源电压范围宽VDD=3~15V；工作频率低，fmax=5MHz；驱动能力差。高速CMOS系列

(又称HCMOS系列)

功耗极低、抗干扰能力强；电源电压范围VDD=2~6V；工作频率高，fmax=50MHz；驱动能力强。

提高速度措施：减小MOS管的极间电容。

由于CMOS电路UTH

VDD/

2，噪声容限UNL

UNH

VDD/

2，因此抗干扰能力很强。电源电压越高，抗干扰能力越强。民品军品VDD=2~6V

T表示与

TTL兼容VDD=4.5~5.5VCC54HC/74HC系列CC54HC/74HC系列TT按电源电压不同分为按工作温度不同分为CC74系列CC54系列高速

CMOS

系列1.注意不同系列

CMOS电路允许的电源电压范围不同，一般多用+5V。电源电压越高，抗干扰能力也越强。

CMOS集成逻辑门使用要点

2.

闲置输入端的处理不允许悬空。

可与使用输入端并联使用。但这样会增大输入电容，使速度下降，因此工作频率高时不宜这样用。与门和与非门的闲置输入端可接正电源或高电平；或门和或非门的闲置输入端可接地或低电平。7.3.3CMOS门电路比之

TTL的主要特点

功耗极低抗干扰能力强电源电压范围宽输出信号摆幅大(UOH

VDD，UOL

0V)

输入阻抗高扇出系数大集成逻辑门电路的选用

根据电路工作要求和市场因素等综合决定若对功耗和抗干扰能力要求一般，可选用

TTL电路。目前多用74LS系列，它的功耗较小，工作频率一般可用至20MHz；如工作频率较高，可选用CT74ALS系列，其工作频率一般可至50MHz。若要求功耗低、抗干扰能力强，则应选用

CMOS电路。其中CMOS4000系列一般用于工作频率1MHz以下、驱动能力要求不高的场合；HCMOS常用于工作频率20MHz以下、要求较强驱动能力的场合。应用集成门电路时，应注意：TTL电路只能用＋5V(74系列允许误差±5%)；CMOS4000系列可用3~15V；HCMOS系列可用2~6V；CTMOS系列用4.5~5.5V。一般情况下，CMOS门多用5V，以便与TTL电路兼容。

(1)电源电压的正确使用

(2)输出端的连接

开路门的输出端可并联使用实现线与，还可用来驱动需要一定功率的负载。三态输出门的输出端也可并联，用来实现总线结构，但三态输出门必须分时使能。使用三态门时，需注意使能端的有效电平。

普通门(具有推拉式输出结构)的输出端不允许直接并联实现线与。(3)

闲置输入端的处理

(4)信号的正确使用TTL电路输入端悬空时相当于输入高电平，CMOS电路多余输入端不允许悬空。

CMOS电路多余输入端与有用输入端的并接仅适用于工作频率很低的场合。数字电路中的信号有高电平和低电平两种取值，高电平和低电平为某规定范围的电位值，而非一固定值。门电路种类不同，高电平和低电平的允许范围也不同。或门和或非门与门和与非门多余输入端接地或与有用输入端并接多余输入端接正电源或与有用输入端并接UIL≤UOFFUIH≥UONUIL≤USLUIH≥USH通常以保证有较大的噪声容限噪声容限越大，则电路抗干扰能力越强。UIL

UOL

0VUIH

UOH

VDDUNL

UNH

VDD/

2，噪声容限很大，因此电路抗干扰能力很强。

CMOS传输门既可传输数字信号，也可传输模拟信号。

当输入端外接电阻RI时RI＜

ROFF相当于输入逻辑0RI

＞

RON

相当于输入逻辑1TTL电路CMOS电路CMOS门电路由于输入电流为零，因此不存在开门电阻和关门电阻。主要内容7.4组合逻辑电路的分析和设计7.4.1组合逻辑电路的分析分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能[例]分析下图所示逻辑电路的功能。解：(1)写出输出逻辑函数式ABCYY1YY1001010100111(3)分析逻辑功能(2)列逻辑函数真值表111011101001110010100000YCBA输出输入01010000111100001111根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。通过分析真值表特点来说明功能。

A、B、C三个输入变量中，有奇数个1时，输出为1，否则输出为0。因此，图示电路为三位判奇电路，又称奇校验电路。0101001100111111

初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。由Si表达式可知，当输入有奇数个1时，Si

=1，否则Si=0。[例]分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi输出输入11110000由Ci-1表达式可画出其卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数Ai、Bi

与低位来的进

位Ci-1相加，Si为本位和，Ci为向高位产生的

进位。这种功能的电路称为全加器。7.4.2组合逻辑电路的设计设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。BiAi输入CiSi输出相加的两个数本位和向高位的进位解：(2)

求最简输出函数式Ci

=Ai

Bi(3)

画逻辑图10110101011000111BiAi输入CiSi输出00[例]试设计半加器电路。将两个

1位二进制数相加，而不考虑低位进位的运算电路，称为半加器。SiCiAiBi(1)分析设计要求，列真值表。半加器电路能用与非门实现吗？用与非门实现的半加器电路为AiBiSiCi1

iiiBAC=iiiiiBABAS+=iiiiiiABABBA.=此式虽非最简，但这样可利用

Ci中的信号

AiBi，省去实现

Ai和

Bi的两个非门，从而使整体电路最简。下面通过例题学习如何设计组合逻辑电路

(一)单输出组合逻辑电路设计举例[例]设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，则提案通过，但A具有否决权。用与非门实现。解：(1)分析设计要求，列出真值表设A、B、C

同意提案时取值为1，不同意时取值为0；Y表示表决结果，提案通过则取值为1，否则取值为0。可得真值表如右。A、B、C三人表决电路多数人同意，则提案通过，但A具有否决权111011101001110010100000YCBA输出输入0000000011111111110(2)化简输出函数Y=AC+ABABC0100011110

1

1

1

0

0

0

0

0用与非门实现，并求最简与非式=AC+AB=AC·AB(3)根据输出逻辑式画逻辑图YABCY=AC·AB

(二)多输出组合逻辑电路设计举例主要内容7.5常用组合逻辑部件及其应用编码器的概念与类型

7.5.1编码器编码将具有特定含义的信息编成相应二进制代码的过程。实现编码功能的电路编码器二进制编码器二-十进制编码器

优先编码器

编码器(即Encoder)

被编信号二进制代码编码器I1I2I3I4I5I6I7Y0Y1Y23位二进制编码器用n位二进制数码对2n个输入信号进行编码的电路。

1.二进制编码器由图可写出编码器的输出逻辑函数为由上式可列出真值表为原码输出Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7Y0=I1·I3·I5·I7I0省略不画8个需要编码的输入信号输出

3

位

二进制码I1I2I3I4I5I6I7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入被编信号高电平有效。8线

–3线编码器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD码编码器2.二－十进制编码器将0~9十个十进制数转换为二进制代码的电路。又称十进制编码器。

I0省略不画输出

4位二进制代码原码输出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出输入10线

–4线编码器被编信号高电平有效为何要使用优先编码器？3.优先编码器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二

-

十进制优先编码器

CT74LS147

I9=1，I8=0时，不论I0~I7为0还是

1，电路只对I8进行编码，输出反码0111。反码输出被编信号输入，(省略了I0)，低电平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输入

I9=0时，不论其他Ii为0

还是1，电路只对I9进行编码，输出Y3Y2Y1Y0=0110，为反码，其原码为1001。111010×××××××01100××××××××1111111111111无编码请求Y3Y2Y1Y0=1111依次类推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到低依次为

I9、I8、I7、I6、I5、

I4、I3、I2、I1、I0。1.译码器概述

7.5.2

译码器

译码是编码的逆过程。

将表示特定意义信息的二进制代码翻译出来。实现译码功能的电路

译码器二进制译码器二-十进制译码器

数码显示译码器译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器二进制译码器将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n位

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图(1)二进制译码器74LS138

3位二进制码输入端8个译码输出端低电平有效。使能端STA高电平有效，

STB、STC低电平有效，即当STA=1，

STB=STC=0时译码，否则禁止译码。2.集成译码器0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输入CT74LS138

真值表允许译码器工作禁止译码

Y7~Y0由输入二进制码A2、A1、A0的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。

(二)

用二进制译码器实现组合逻辑函数由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。由于有A、B、C三个变量，故选用3线

-8线译码器。解：(1)

根据逻辑函数选择译码器[例]试用译码器和门电路实现逻辑函数选用3线-8线译码器CT74LS138，并令A2=A，A1=B，A0=C。(2)

将函数式变换为标准与-

或式(3)根据译码器的输出有效电平确定需用的门电路ABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138(4)画连线图Y&CT74LS138输出低电平有效，，i=0~7因此，将Y函数式变换为采用5输入与非门，其输入取自Y1、Y3、Y5、Y6和Y7。[例]试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为Ai

，加数为Bi

，低位进位数为Ci-1。输出本位和为Si

，向高位的进位数为Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(3)选择译码器选用3线–8线译码器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根据译码器的输出有效电平确定需用的门电路(5)画连线图Ci&Si&CT74LS138输出低电平有效，，i=0~7因此，将函数式变换为CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31A3A2A1A0低位片高位片(三)译码器的扩展

例如两片CT74LS138

组成的4线–

16

线译码器。16个译码输出端4位二进制码输入端低3位码从各译码器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码A3与高位片STA端和低位片STB端相连，因此，A3=0时低位片工作，A3=1时高位片工作。STA不用，应接有效电平1。作4线–16线译码器使能端，低电平有效。CT74LS138组成的4线–

16线译码器工作原理

E=1时，两个译码器都不工作，输出Y0~Y15都为高电平1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0时，高位片不工作，低位片工作，译出与输入0000~0111分别对应的8个输出信号Y0~Y7。(2)A3=1时，低位片不工作，高位片工作，译出与输入1000~1111分别对应的

8

个输出信号

Y8~

Y15。

E=0时，允许译码。将BCD码的十组代码译成0~9十个对应输出信号的电路，又称4线–10线译码器。二－十进制译码器8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。10个译码输出端，低电平0有效。4线-10线译码器CT74LS42逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输出输入十进制数4线-10线译码器CT74LS42真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪码01YA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3a数码显示器bcdefgbcdefgabcdefga3.数字显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。(一)

数码显示译码器的结构和功能示意0101a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga输入BCD码输出驱动七段数码管显示相应数字0001(二)数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。1.七段半导体数码显示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极即液态晶体2.液晶显示器(LCD)点亮七段液晶数码管的方法与半导体数码管类似。

主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。

液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。

七段显示译码器4线–7段译码器/

驱动器CC14547的逻辑功能示意图CC14547BIDCBABIYgYfYeYdYcYbYa消隐控制端，低电平有效。8421码输入端译码驱动输出端，高电平有效。4线-7段译码器/驱动器CC14547真值表消隐000000001111消隐000000001111消隐000000010111消隐000000000111消隐000000011011消隐0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隐0000000××××0YgYfYeYdYcYbYaABCDBI数字显示输出输入4线-7段译码器/

驱动器CC14547的逻辑功能示意图CC14547BIDCBABIYgYfYeYdYcYbYa00