CN115701210B 半导体结构及其制造方法 （长鑫存储技术有限公司）

本发明实施例提供一种半导体结构及其制部分表面；字线环绕半导体通道的部分区域设线的顶面堆叠设置的第一下电极层和第二下电2第一介质层以及位于所述第一介质层内的金属位线，且所半导体通道，所述半导体通道位于所述金属位线的部分表面，所述第二介质层，所述第二介质层位于所述金属位线与所在所述半导体通道远离所述金属位线的顶面堆叠设置的第一下电极层以及第二下电上电极层，所述上电极层位于所述第二下电极层的顶面第二电容介质层，所述第二电容介质层覆盖所述第二下电第一上电极层，所述第一上电极层环绕所述第一下电极层3第二上电极层，所述第二上电极层环绕所述第二下电极层，12.如权利要求1所述的半导体结构，其特征在于，所述半导体通道的材料至少包括栅导电层，所述栅导电层环绕所述半导体通道的部分区域设置，且所述栅提供第一介质层以及位于所述第一介质层内的金属位线，且所述第形成半导体通道，所述半导体通道位于所述金属位线的部分表面上形成第二介质层，所述第二介质层位于所述金属位线与所述字线形成上电极层，所述上电极层位于所述第二下电极层的顶面，且包形成电容介质层，所述电容介质层位于所述上电极层与所述第一下形成所述第一下电极层、所述第二下电极层、所述电容介质层以及所形成所述第一下电极层，所述第一下电极层顶面包括中心区以及环绕中心区的外围形成第一上电极层，所述第一上电极层包绕所述第一下电极层，且4去除位于所述中心区的所述第一电容介质膜，露出所述中心区的所述一下电极层顶面的剩余所述第一电容介质膜作为形成第二下电极层，所述第二下电极层与所述中心区的所述第一下电极层顶面相接形成整面连续的第一初始电容介质膜，所述第一初始在所述第二掺杂区远离所述沟道区的一侧形成牺牲层，且形成覆盖所述第一电容介质膜的第一绝缘层，且所述第一绝缘56导体通道的尺寸进行缩小的前提下，有利于节省半导体通道在平行于金属位线表面方向[0016]图7至图22为本发明另一实施例提供的半导体结构的制造方法中各步骤对应的剖影位于第一下电极层顶面在基底上的正投影内，使得第二下电极层与第一下电极层对准，7半导体结构进行详细说明。图1为本发明一实施例提供的半导体结构对应的剖面结构示意[0022]具体地，第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面下电极层116侧面以及第二下电极层126露出的第一下[0023]在沿基底110指向金属位线101的方向上，半导体通道102包括依次排列的第一掺位线101位于基底110与全环绕栅极晶体管之间，因而能够构成3D(3Dimensions)堆叠的存在制备高度较高的下电极层时，可以分步形成高度较低的第一下电极层116和第二下电极层126，由于第一下电极层116和第二下电极层126的高度较低，有利于避免第一下电极层8[0036]半导体通道102的材料至少包括IGZO(铟镓锌氧化物，IndiumGalliumZincOxide)、IWO(掺钨氧化铟，IndiumTungstenOxide)或者ITO(氧化铟锡，IndiumTin9区I和沟道区II之间的界面态缺陷，和改善沟道区II和第二掺杂区III之间的界面态缺陷，属位线101相接触，且第一金属半导体层112的电阻率小于第一金属半导体层112以外的第第一金属半导体层112以外的第一掺杂区I构成欧姆接触，避免金属位线101与半导体材料半导体通道102的材料为IGZO为例，相应的，第一金属半导体层112的材料可以为含镍的[0042]第一金属半导体层112中的半导体元素与第一金属半导体层112之外的第一掺杂掺杂区I的一部分，有利于改善第一金属半导体层112与除第一金属半导体层112之外的第一金属半导体层中的半导体元素也可以与第一金属半导体层之外的第一掺杂区中的半导102未覆盖的金属位线101表面，且金属层108由第一金属半导体层112内的金属元素半导体层112为一体结构，有利于进一步降低金属位线101与第一金属半导体层112之间的层116相接触，且第二金属半导体层122的材料的电阻率小于第二金属半导体层122之外的122与电容结构之间形成欧姆接触，有利于降低第二掺杂区III与电容结构之间的接触电[0046]第二金属半导体层122中的金属元素包括钴、镍或者铂中的至少一种。本实施例中，第一金属半导体层112中的金属元素与第二金属半导体层122中的金属元素可以相同。122为第二掺杂区III的一部分，有利于改善第二金属半导体层122与除第二金属半导体层进行额外的掺杂，从而避免了对第一掺杂区I和第二掺杂区III的掺杂工艺难以控制的问[0051]字线104包括栅介质层114，栅介质层114可以环绕半导体通道102的整个侧壁表[0053]字线104还包括栅导电层124，栅导电层124环绕半导体通道且栅介质层14位于半导体通道102与栅导电每一字线104环绕2个半导体通道102作为示例，可根据实际电学需求，合理设置每一字线[0059]第四介质层125顶面可以与第二掺杂区III顶面齐平，有利于给位于第四介质层即每一下电极层和与该下电极层对应的字线104环绕的每一第二掺杂区III远离沟道区II第一下电极层116与第二下电极层126的一下电极层116顶面在基底110上的正投影内，保证第二下电极层126底面与第一下电极层[0070]沿远离基底110的方向上，第二下导电柱133在平行于基底110表面的方向上的截面面积逐渐增大，而且第二下导电柱133底面在基底110上的正投影位于第一下导电块123底面在基底110上的正投影内，有利于在避免第二下电极层126底面与第一下电极层116顶柱133顶面在基底110上的正投影与第二下导电块143底面在基底110上的正投和第二下导电块143为一体结构，从而改善第一下导电柱113和第一下导电块123之间的界盖第一下电极层116的侧面；第二电容介质层166，第二电容介质层166覆盖第二下电极层[0076]第一电容介质层156、第二电容介质层166和第三电容介质层176共同覆盖第一下避免上电极层146通过第二下电极层126露出的第一下电极层116顶面与第一下电极层116与第一电容介质层156底面相连，且向远离第一下电极层116垂直于基底110表面的轴线方第一下电极层116会露出第二掺杂区III的部分顶面，第四电容介质层186与第一电容介质于通过第四介质层186实现上电极层146和第二掺杂区III之间的隔离，以保证半导体结构改善第四电容介质层186与第一电容介质层156之间的界面态缺陷，提高第四电容介质层直于基底110表面的轴线方向延伸，以进一步提高上电极层146与第一下电极层116顶面之电容介质层166与第三电容介质层176之间的界面态缺陷，提高第二电容介质层166与第三相对介电常数，有利于进一步提高第一下电极层116和第二下电极层126与上电极层146之二下电极层116，位于第三电容介质层176表面，且第二上电极层106底面与第一上电极层层107内，绝缘层107用于支撑电容，避免电容坍塌，还用于隔离相邻电容106的上电极层[0092]本实施例中，绝缘层107为堆叠膜层结构，且包括第一绝缘层117和第二绝缘层构中具有GAA晶体管，因而能够构成3D堆叠的存储器件，有利于提高半导体结构的集成密得第二下电极层126与第一下电极层116对准，避免第二下电极层126底面与第一下电极层以为RRAM(StaticRandomAccessMemory)、MRAM(MagnetoresistiveRandomAccessMemory)或PCRAM(PhaseChangeRandomAccessMemory)、DRAM(DynamicRandomAccess[0097]图7至图22为本发明另一实施例提供的半导体结构的制造方法中各步骤对应的结结构层，防止逻辑电路结构层与后续在层间介质层120上形成的金属位线101之间的电干[0101]在层间介质层120表面形成若干相互分立的金属位线101，且金属位线101露出层[0105]第一金属层118用于与后续形成的半导体通道靠近金属位线[0110]参考图9，形成初始通道层132，初始通道层132位于金属位线101上以及基底110[0115]掩膜层109用于定义后续形成的半导体通道102的位置和尺寸。掩膜层109的材料[0117]在沿基底110指向金属位线101的方向上，半导体通道102包括依次排列的第一掺[0119]可以理解的是，可以在进行图形化处理之前，预先对初始通道层132进行掺杂处于避免半导体通道102发生尖端放电或者漏电体通道102正下方的以外的第一金属层118表面。栅介质层114用于在后续的退火处理过程[0126]形成第三介质层115的步骤包括：在金属位线101远离基底110的表面上形成初始第一介质层；对初始第一介质层进行平坦化处理和回刻蚀至预设厚度，形成第三介质层[0127]参考图12，在沟道区II(参考图10)对应的栅介质层114的侧壁表面形成初始栅导得位于同一金属位线101上的不同半导体通道102的栅导电层124可以连接不同的电位，从[0130]对于每一栅介质层114而言，每一栅介质层114可环绕至少一个半导体通道102的[0131]栅介质层114和栅导电层124共同组成字线104，因而字线104也是环绕2个半导体用于防止相邻栅导电层124之间的电干扰，且第四介质层125还位于栅导电层124远离基底III远离基底110的端面上的掩膜层1属半导体层112的材料的电阻率小于第一金属半导体层112以外的第一掺杂区I的材料的电一金属半导体层112之间还可以残留有部分厚度的第一金属层118，该残留的第一金属层118作为金属层108，即金属层108既可以位于第一金属半导体层112以外的金属位线101表且第二金属半导体层122的材料的电阻率小于第二金属半导体层122以外的第二掺杂区III杂区III充分反应，以形成电阻率相对较小的第一金属半导体层112和第二金属半导体层[0144]具体地，第二下电极层126底面在基底110上的正投影位于第一下电极层126顶面下电极层116侧面以及第二下电极层126露出的第一下[0148]第一通孔e包括相连通的第一沟槽和第二沟槽，第一沟槽露出第二掺杂区III表[0152]在其他实施例中，每一第一通孔也可以只露出一个第二掺杂区远离沟道区的一整面连续的第一初始电容介质膜，第一初始电容介质膜还覆盖第一下电极层116顶面以及[0155]图形化第一初始电容介质膜，形成第一电容介质膜119以及第四电容介质层186与第一电容介质膜119底面相连，且向远离第一下电极层116垂直于基一电容介质膜119位于第一上电极层196与第一下为第一电容介质层156，位于第一下电极层116顶面的剩余第一电容介质膜119作为第二电层166顶面以及第一下电极116顶面共同构成的表面形成支撑层147；形成具有贯穿支撑层正投影位于第一下电极层116顶面在基底110上的正投影内，则后续在第五通孔g中形成的第二下电极层126底面在基底110上的正投影位于第一下电极层116顶面在基底110上的正三初始电容介质膜不仅覆盖第二下电极层126暴露出的表面，还覆盖第一绝缘层117顶面、质膜，仅保留位于第二下电极层126侧壁和顶面的第三初始电容介质膜作为第三电容介质[0171]具体地，形成第二下电极层126和第三初始电容介质膜的方法步骤与上述实施例[0172]图形化第三初始电容介质膜时，不仅保留位于第二下电极层126侧壁和顶面的第电极层196部分顶面的第三初始电容介质膜作为第二电容介质层166，即第二电容介质层邻第二电容介质层166之间具有第二绝缘层127为示例，实际上相邻电容的二电容介质层[0180]本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施