伯恩斯坦全球半导体：堆叠得更高卖得更高

全球视角2026年3月订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU先进封装成为实现AI性能指数级提升的核心舞台。个根本性挑战半导体行业正面临一 ：AI基础设施爆炸性的性能需求正遭遇摩尔定律的终结。芯片制造成本越来越高，但性能提的回报却在递减。个根本性挑战堆叠技术应对了这一需求，并正经历指数级增长。随着2.5D和3D集成对于后摩尔定律时代的性能以及AI驱动的计算效率要求变得至关重要，芯片和晶圆堆叠市场规模到2030年可能扩大，通过增加芯赋能者。该技程节点迁移。诸如CoWoS、SoIC和HBM等封装中的堆叠技术 片互，通过增加芯赋能者。该技程节点迁移。连带宽来实现更快的芯片性能，是AI芯片的关键 也正被延伸至前端工艺，以推动即将到来的制此类技术可能为封装设备和材料公司创造巨大机遇。本黑皮书将探讨这一多年趋势背后的技术、竞争格局以及主要受益者。重要披露及分析师认证信息请参见本报告附录。订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群䨠騪䨠騪投资组合经理摘要随着传统制程微缩放缓，先进封装正成为半导体性能提升的主要驱动力。由于制程节点微缩面临成本上升和物理极限，以及内存墙等互连瓶颈日益凸显，封装如今在延续系统级性能方面扮演着核心角色。2305D/对于高带宽内存（HBM）、晶圆上芯片基板（CoWoS）、3DIC（集成电路）、背面供电网络（BSPDN）以及CMOS键合阵列（CBA）等技术，其晶圆消耗量在2025年为每月~500k片晶圆（wpm），到2030年应达到~3.5百万wpm，这将显著驱动设备、材料和制造产能的需求。，到2027年达到剂的TCB工艺向而在带宽、热管加。行业正从基低于10μm的节HBM产能预计将迅速扩张 ~758kwpm，这得益于AI加速器和堆叠层数的增 于助焊 无助焊剂工艺演进，并最终走向混合键合，以现 距，从 理和能效方面获得显著提升。，到2027年达到剂的TCB工艺向而在带宽、热管加。行业正从基低于10μm的节一个大型器用正在加一个大型器用正在加现混合键合3方向迈进。提升了I/O性能们预计DRAM将。并紧IO性能方面带来了显著提升。AMD已实构出现，英特尔和博通也正朝着同一U对铜直接键合在I/O密度、能效和热DIC的商业化，随着更多以AINAND和DRAM的CMOS键合阵列（CB路分离到各自优化的晶圆上，开始采用该技术于NAND，我单元‑外围电路）晶圆键合方正在取得进展。将存储单元与外围CMOS电允许更灵活的工艺条件。铠侠和长江存储已随其后，包括潜在的多层（存储单元‑存储更多的堆叠步骤和测试插入点、每层所需更试需求。我们预测到2029年，测试市场增速将水平。我们认为主要受益者包括：迪思科、DavidDai,CFAMarkLiStacyA.Rasgon,Ph.D.订騪pp+85229185704+85221232645+12135595917JuhoHwang +85221232632群群UR阅研㺲䨠案。试强度也在提升间，都推升了测，高于历史~6%揖斐电。的JackLin +852212326832026年3月16日全球半导体：堆叠以求高，高价以求售 1 3订阅研㺲䨠騪pp群䨠騪䨠騪UOTRLPU订阅研㺲䨠騪pp群2 全球半导体：堆叠以求高，高价以求售目录重要研究结论5叠技术或将占据半导体17堆存或可满叠技术或将占据半导体17堆存或可满29关键供騪29关键供騪CoWoS或将打订术䨠 逻辑芯片— 破内存墙37实现单芯片集成数百颗裸片EMIB‑T—CoWoS的替代性先进封装技术55英特尔能否凭借EMIB‑T挑战台积电？逻辑芯片——背面供电技术面向2纳米及更先进节点65未来尖端制程性能提升的关NAND——CMOS键合至阵列（CBA）堆叠技术或将提升77性能始于中国，全球采用ND走向3DDRAM——CBA堆叠技术或将赋能下一代架构85DRAM将追随NAND走向3D订阅研㺲䨠騪pp订阅研㺲䨠騪pp订阅研㺲䨠騪pp群封装与键合设备概览111先进封装的技术与工具测试概览129设备、主要厂商与结构性变迁A占DIDSCA占DIDSC据主导地位，进入壁垒高BESI—领先的键合技术提供商163混合键合技术有望在2030年前快速普及IBIDEN—先进GPU芯片基板领域的优势供应商177GPU基板复杂度的预ULU全球半导体：堆叠得更高，卖得更高 3 5订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群重要研究结论后摩尔定律时代，芯片与晶圆堆叠有望提升性能订阅研㺲䨠騪p群订阅研㺲䨠騪p群U L图表1展示了采用这些堆叠技术的高性能计算芯片可能的外观。该芯片由处理器（CPU或GPU）组成，这些处理器采用与3DIC用背面供电网络（BSPDN）制造，通过从背面生长电源连接以获得更佳性能。同一芯片内还包含高带宽内存（HBM）和高带宽闪存（HBF）芯片，它们由堆叠的DRAM和NAND晶粒构成。每个DRAM和NAND晶粒均采用晶圆对晶圆（W2W）键合技术制造。最后，处理HMBF（U（或未来的面板级封装等技术）进行集成。图表1：我们预计未来的AI和HPC芯片将采用多种形式的堆叠技术订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪U来源：伯恩斯坦分析与预测然而，其应用场景可能不会仅限于AI。到2030年，大多数DRAM和NAND芯片，以及许多，20257.4%。我们预测，到2030年，采用某种形式堆叠技术的晶圆数量将达到~3,500千片/月（图表2），渗透率将达到总晶圆出货量的~38%（图表3）。其中，最大的贡献者预计将是HBM、NANDCBA和DRAMCBA，而逻辑堆叠（CoWoS、3DIC、晶圆级多芯片模块（WMCM）和BSPDN）的规模可能较小，但价值更高。订阅研㺲䨠騪㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪pUUUU

图表3：我们预计到2030年，堆叠技术将占晶圆总消耗量的~38%2023‑2030E：来自堆叠技术

群

2023‑2030E：堆叠技术渗透率占总晶圆消耗量的百分比kwpmkwpm5000

210330

3,499

3.6%5.1%

InFO/WMCMNANDCBACoWoSBSPDNInFO/WMCMNANDCBACoWoSBSPDNHBM3DICDRAMCBA

18.5%202320242025E2026E2027E2028E2029E2030E14.1%202320242025E2026E2027E2028E2029E2030E

37.8%202320242025E2026E2027E2028E2029E2030E资料来源：YoleIntelligence，伯测䨠騪pp群202320242025E2026E2027E2028E2029E2030E资料来源：YoleIntelligence、Gartner、Bernstein分析与预测DRAM—HBM或可满足AI内存需求在HBM制造中，堆叠是实现成功量产的最关键工艺之一，这既关乎良率，也关乎制造成本。目前，采用非导电薄膜的热压键合（TC‑NCF）和批量回流塑封底部填充（MR‑MUF）是HBM供应商采用的两种主流技术。图表4汇总了各供应商在不同代次HBM上可能采用的堆叠技术。我们预计，到2026年底和2027年底，HBM硅通孔（TSV）产能将分别达到58.6万片/月和75.8万片/月（图表6）。2025年是增长较慢的一年，因为三星（已覆盖）存在未利用的产能需要在年内消化，但一旦Rubin平台开始上量，增长应会迅速恢复。随着更多HBM产能转向HBM4或HBM4E，HBM4较低的良率和设备吞吐量也将需要后端投入更多䨠騪pp群我们认为，由于良率方面的考量，未来的HBM世代——尤其是HBM4E及之后——可能必须采用无助焊剂热压键合等技术，这可能对供应链造成潜在干扰。至于HBM中的混合键合，自联合电子设备工程委员会于2024年放宽对HBM4业界对其在HBM4时代内被广泛采用的预期已基本消退。然而，从HBM4E16层堆叠开始，混合键合仍可能与热压键合共存——尽管数量有限且主要用于更高端的型号——这纯粹是为了获得更好的性能、能效和散热，而非为了满足高度阈值。订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU资料来源：公司报告、伯恩斯坦分析与预测（HBM4/4E16层堆叠）逻辑芯片—CoWoS或将打破内存墙订阅研㺲䨠騪订阅研㺲䨠騪p群U O密度。CoWoS通过间距为微米的倒装芯片微凸点连接芯片——这足以实现GPU与HBM堆栈的布线；而SoIC则用间距微米、连接密度超过10k/mm²点，从而最大限度地降低了延迟和功耗。诸如RyzenX3D和EPYCX系列的桌面及服务器CPU采用了无需中介层的纯SoIC堆叠方案。然而，这两者并非相互排斥；相反，这两种技术正日益结合使用。例如，AMD的MI300将三个计算层与六个HBM立方体一同安装在CoWoS中介层上，或如博通最新的3.5DXPU采用3D堆叠与2.5D封装相结合。随着台积电将CoWoS产能提升一倍以上，并将SoIC间距推向6微米，我们预计未来几年，随着AIGPU和ASIC3D混合封装将超越2.5D封装实现更快增长。订阅研㺲䨠騪pp群图表5：先进封装方法及相关键合技术注：Shibaura、ASMPT和K&S不在覆盖范围内。资料来源：公司官网，Bernstein分析订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU（已覆盖）为64万片，亚马逊（已覆盖）ASIC为220万片。因此，我们预计CoWoS出货量将在2026年增长73%至123万片，并在2027年再增长47%至177.6万片。受AI芯片强劲需求驱动，我们预计CoWoS产能将强劲增长，到2026年底和2027年底分别达到14万片和19.7万片（图表7和图表8）。EMIB‑T：英特尔对抗CoWoS的替代方案

（）系列.著名的是嵌入式多芯片互连桥‑T（EMIB‑T），以与台积电竞争。EMIB‑T基于嵌入式多芯片互连桥（EMIB）封装技术，该技术英特尔内部已使用多年，但经过改进，在基板中加入了硅通孔（TSV）并嵌入了硅桥，AIGPUASICEMIB‑TCoWoS‑SCoWoS‑L5.59.5EMIB20246×，并计划到2026‑27年将其扩展至8‑12×。通过消除圆形晶圆作为生产载体的未使用区域，EMIB有望为需要超大封装的AI客户提供更具成本效益的解决方案。另一个好处是，EMIB‑T整个生产环节保留在美国。然而，我们认为其主要弱点在于缺乏经过验证的业绩记录，并且由于在基板中嵌入硅桥的难度（两种不同材料难以集成），可能导致生产良率较低。我们相信联发科（覆盖）EMIBCoWoS20272028Marvell（未覆盖）等其他客户也在评估。苹果晶圆级多芯片模块(WMCM)

订阅研㺲䨠騪pp群供应链调研显示，苹果（已覆盖）可能在2026年从当前的集成扇出型（InFO）封装转向晶圆上芯片（CoW）封装。该芯片（A20）预计将首先用于iPhone18Pro和ProMax机型。在此迁移过程中，DRAM将从处理器顶部移至与处理器并排，通过模塑基板连接，封装工艺在晶圆形态上完成。这降低了封装的总厚度，更重要的是，使得DRAM能够避开处理器散发的热量。我们的粗略测算表明，2026年需要88kwpm的CoW产能，2027年则需要175kwpm。这意味着，为支持2026年的Pro和ProMax版本，台积电需要在2026年底前额外增加38kwpm的WMCM产能（与当前InFO封装产能相比）；若所有iPhone机型均采用该技术，则到2027年底还需再增加88kwpm。综合来看，我们预计CoWoS+WMCM产能将在2026速扩张（图表9）。图表6：我们目前预测，到2026年底和2027年底，TSV产能将分别达到586kwpm和758kwpm

图表7：我们预计2026年底CoWoS产能将达到每月14万片晶圆订阅研㺲䨠騪㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪pUU2023‑2027E：HBMTSV产能（按供应商，年底数据）800758600586390400270200810三星 SK海力士 美光

Capacity(kwpm)Capacity(kwpm)CY20230CY2023

年底CoWoS产能8038CY202417CY2024

140

Capacity(kwpm)197Capacity(kwpm)CY2025ECY2026ECY2027EDRAMeXchange、伯恩斯坦分析与预测注：SK：enFore騪pp群TeForc坦分析与预测CY2025ECY2026ECY2027EDRAMeXchange、伯恩斯坦分析与预测封装技术TSMC封装技术TSMC2.5D节距：55微米→45微米→35微米密度：330/毫米2→772/毫米2节距：45微米→35微米→25微米3D间距：6μm→4.5μm→3μm间距：10μm；密度：10,000/mm23D间距：25μm→16μm间距：36微米→25微米

图表9：我们预计WMCM产能将在2027年超过CoWoS，合计产能将达到每月31.7万片晶圆2023‑2027年预测：CoWoS+WMCM产能(台积电年末数据)注：HB代表混合键合，TCB代表热压键合。来源：台积电、英特尔、伯恩斯坦分析UU

Capacity(kwpm)Capacity(kwpm)15 CY2023CY20240CY2023CY2024

203CY2025ECY2026ECY2027E73CY2025ECY2026ECY2027E

317CoWoSWMCMCoWoSWMCM资料来源：TrendForce，伯恩斯坦分析与预测逻辑芯片——面向2纳米及更先进节点的背面供电技术BSPDN（背面供电网络）是一种架构性转变，其电源线从硅晶圆的背面进行布线；而在传统的正面供电网络（FSPDN）随着晶体管数量增长，日益增加的互连开始导致布线拥塞和干扰，从而降低信号完整性；而更多的垂直层意味着供电路径更长，导致电压下降和可靠性问题。简而言之，BSPDN的核心概念是将信号布线与供电布线分离，从而无需将有限的正面互连资源同时分配给信号线和电源线。L望带来8‑10%的速度提升，或15‑20%的功耗降低，同时芯片密度提升1.07‑1.10倍。性能的提升源于电压降的减少，因为电源互连线可以做得更大、电阻更低，从而提供更稳定的电源供应。面积缩小的原因在于电源线与信号线分开布线，为信号线留出了充足空间。我们预计英特尔将率先稳步提升BSPDN产能，随后是台积电和三星，到2030年底总产能将达到28.5万片/月（图表10和图表11）。UU2026‑2030年预测：背面供电网络产能300 T250220200175150110100555002026年预 2027年预 2028年预 2029年预 2030年测 测 测 测 测公司 逻辑芯片EUV2028年预测2029年预测2030年预测晶圆产能(千片/月) TSMC525570630705790英特尔8095105115125三星738085100120总计6787458209201,035 其中，背面供电网络节点（千片/月） TSMC--37085110英特尔558095110125三星----102550总计55110175220285增量55654565 背面供电网络渗透率% TSMC0.0%5.3%11.1%12.1% 13.9%90.5%95.7%100.0%11.8%25.0% 41.7%21.3%23.9% 27.5%英特尔68.8%84.2%三星0.0%0.0%总计8.1%14.8%资料来源：伯恩斯坦分析与预测

图表11：我们预计到2030年BSPDN产能将达到28.5万片/月Capacity(kwpm)资料来源：Bernstein分析及预测Capacity(kwpm)订阅研㺲䨠騪pp群NAND—CBA堆叠技术有望提升性能下一个架构转变是NAND晶圆对晶圆键合，铠侠（覆盖）称之为CMOS直接键合至阵列（CBA，图表12），即CMOS外围电路和存储单元阵列分别在两片晶圆上制造，然后通过晶圆对晶圆键合技术结合在一起。这与当前的CUA工艺形成对比，后者是在同一片晶圆上制造CMOS和单元阵列。订阅研㺲䨠騪p订阅研㺲䨠騪p群 U%，写入速度提高了20%，读取速度提高了10%，功耗降低了30%。同时，根据良率情况，还存在降低成本的可能性。将CMOS和存储单元阵列分别制作在两片晶圆上，由于布线简单得多，可以显著减少晶圆面积。初期，晶圆对晶圆（W2W）键合的良率仍有待提升，可能无法带来明显的成本优势（如果有的话）。然而，随着时间的推移，随着良率的改善，CBA技术的成本应该会下降，并可能相比当前工艺提供优势。未来（可能在2030年），晶圆对晶圆堆叠技术很可能将进一步演变为多键合堆叠。这涉及将两个存储单元阵列晶圆键合在一起，然后再与CMOS阵列键合。虽然这是一项更长期的技术变革，但通往更多堆叠层数及在NAND制造中更广泛采用先进封装的技术路线图是明确的。在产能方面，我们预计NAND键合技术的渗透率将进一步提升，并预计到2030年底将达到1,057kwpm（图表13和图表14）。图表2CSDU晶圆对晶圆键合）技术迁移来源：Kioxia、SKHynix、伯恩斯坦分析CBA堆叠设备 向晶圆键合技术迁移需要两个增量工艺：研磨和晶圆对晶圆键合。DISCO和东京精密（未覆盖）是研磨领域的领先厂商，而EVGroup（非上市公司）、东京电子和SÜSSMicroTec（未覆盖）是晶圆对晶圆键合领域的主要厂商。订阅研㺲䨠騪pp群尽管精确预测NAND晶圆对晶圆键合资本支出存在困难，但鉴于NAND圆产能规模，这显然是一项重大的技术变革。先进封装已在逻辑芯片领域通过CoWoS封装以及结合HBM的逻辑芯片中得到应用，但其体量仍相对较小。我们预计到2025年底，HBM产能为~390千片/月，而CoWoS产能仅为千片/其晶圆消耗量级仍远不及NAND。不包括长江存储（YMTC，非上市公司）的产能，NAND千片/千片/月。若NAND晶圆对晶圆堆叠的渗透率达到20%，其堆叠产能将超过HBM产能。我们相信，从2026以及东京精密等厂商的主要增长动力（图表13和图表14）。对于后道设备厂商而言，2024‑25年由AI驱动的HBM和先进逻辑封装强劲需求已成为主要驱动力。NAND混合键合很可能成为下一个催化剂。图表13：NANDW2W渗透路线图示意 图表14：我们预计NAND键合产能将在2030年晶圆投片量 键合渗透率公司三星5600%10%30%60%75%铠侠46030%50%65%80%80%SK海力士2350%10%30%60%75%美光1550%0%晶圆投片量 键合渗透率公司三星5600%10%30%60%75%铠侠46030%50%65%80%80%SK海力士2350%10%30%60%75%美光1550%0%10%30%60%其他340%0%0%0%0%138310553892隐含市场渗透率9.6%21.4%38.3%61.7%73.2%2026‑2030年预测：NAND键合产能1,2001,000

1,057资料来源：DRAMeXchange，伯恩斯坦分析与预测

Capacity(kwpm)800Capacity(kwpm)

892600

553400

310200 13802026年预测

2027年预测

2028年预测

2029年预测

2030年预测订阅研㺲䨠騪pp群AMh，伯恩斯坦分析与预测DRAM—CBA堆叠技术或将赋能下一代架构过去二十年，DRAM位密度提升主要依赖于特征尺寸的微缩，每个新制程节点都需要更高的光刻强度。未来两到三年，这一趋势预计将持续。此后，存储器制造商正计划向4F2单元架构进行重大转变，从传统的平面微缩转向，以减少对极紫外光刻（EUV）的依赖。我们预计4F2DRAM将在2028年左右于D0a节点进入早期生产阶段。除了4F2，三星和SK海力士预计将采用CMOS键合阵列（CBA）技术。在该工艺中，存储阵列与外围CMOS电路分别在独立的晶圆上制造，然后通过先进的晶圆对晶圆混合键合技术键合在一起，形成优化性能和空间效率的3D结构。订阅研㺲䨠騪pp群CBADRAM架构的优势包括显著的芯片面积缩减、每片晶圆可产出的芯片数量增加、核心面积扩大、针对逻辑与存储晶圆的制造工艺优化、热稳定性增强，以及通过晶圆解耦提高良率。主要挑战仍在于管理键合过程中因机械应力导致的CMOS晶圆形变（图表15与图表16）。展望更远的未来，2032年之后，我们预计DRAM将追随NAND的发展轨迹，迈向真正的3D堆叠。订阅研㺲䨠騪订阅研订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUU

图表16：C2O对DRAM面积的影响：核心部分与存储单元完全重叠，实现16%的面积节省，而外围电路部分重叠，最多可节省12%，从而使每片晶圆的净芯片数量提升~22‑38%T资料来源：伯恩斯坦分析T资料来源：三星，伯恩斯坦分析测试强度的结构性增长半导体测试是制造供应链中默默无闻的英雄。它在确保所制造芯片的质量方面发挥着重要作用，在整个制造过程中需要进行多次测试插入和不同类型的测试。我们预测测试市场将在2024‑2027年间增长2倍（图表17）。)先U尤其是2.5D和3D封装，需要更多的测试以确保所需的良率和质量；(2片级进行；(32012‑2026年：测试市场规模及占半导体市场的百分比18162012‑2026年：测试市场规模及占半导体市场的百分比1816141.6%1.4%1.2%121.0%100.8%80.6%6420.4%0.2%0 0.0%2012201320142015201620172018201920202021202220232024202520262027总测试市场（爱德万）USDbn订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU（整体半导体市场），伯恩斯坦分析。先进封装导致良率下降 单个裸片的制造良率取决于技术成熟度和裸片尺寸。先进制程的良率通常较低，而更大的裸片尺寸会进一步使芯片良率对制造过程中产生的微小变化极为敏感。像英伟达B200中GPU裸片，其良率通常低于50%，尤其是在制造商工艺控制不严的情况下。对于DRAM，裸片良率普遍可能在85%左右。然而，当多个裸片堆叠封装在一起时，良率会呈指数级下降。FormFactor（未覆盖）2022年的一项案例研究显示，即使单个裸片的良率相对较高或合理，采用小芯片封装技术的集成电路封装良率也可能极低。其假设条件是：GPU裸片良率为60%，HBM80%，硅中介层良率为98%。如果不进行测试，包含两个SoC和八个HBM的完整封装良率将低至6%。即使进行完美测试，良率也仅为35%。该良率显著低于单裸片封装。订阅研㺲䨠騪pp群与FormFactor2022年的研究相比，当今HBM的良率甚至更低。确保已知合格裸片的测试，对于将良率维持在较低区间的高端水平至关重要。芯片复杂度提升导致测试时间延长

随着芯片日益复杂，测试时间也呈指数级增长。IEEE的异构集成路线图指出，预计到2025年，SoC测试时间将比2017年延长10倍。到2031年，预计将比2017年延长50倍。因此，我们相信B200和GB200系列的测试需求将比H100和H200系列高出8倍或更多。通过估算每颗GPU的测试时间和设备利用率，我们估计2024年GPU测试机市场规模约为9亿美元。在GPU测试的推动下，我们预计SoC测试机市场将在2026年增长15%，达到74元。我们预计爱德万测试将成为最大受益者，作为英伟达的独家供应商，并且我们相信它也将成为ASIC领域的主导（若非独家）供应商。订阅研㺲䨠騪pp群爱德万测试很可能成为不断增长的测试市场中的明确领导者及最大受益者

爱德万测试是测试设备领域的领导者，尤其在SoC和存储器测试方面（图表18和图表19）在SoC测试领域，我们认为爱德万测试作为英伟达GPU的独家供应商，将继续保持明显领先地位，并且在计算和消费类领域整体份额更高。在存储器测试领域，爱德万测试一直是DRAM测试的主导供应商，2024年市场份额达71%。订阅研㺲䨠騪pp群图表18：爱德万在SoC测试领域领先，尤其在计算领域，其占据英伟达AIGPU测试100%的份额

图表19：爱德万在DRAM，尤其是HBM领域领先2024年：爱德万SoC测试机按类别划分的市场份额2024年：爱德万SoC测试机按类别划分的市场份额100.0%76.4%58.1%SoC计算英伟达AIGPU2024年：爱德万测试存储器测试机按类别划分的市场份额80%75.2%70.7%70%62.7%60%50%40%T30%20%10%0%存储DRAMHBM订阅研㺲䨠騪订阅研订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUU

注：HBM市场份额为伯恩斯坦预估。来源：TechInsights，伯恩斯坦分析与预估估值估值方法论 详情请参阅本黑皮书的披露附录。风险 订详参黑披投资启示 我们在覆盖范围内识别出四家公司，它们很可能成为此次技术变革的主要受益者。DISCO作为研磨机和切割机（各类堆叠和先进封装均需使用）的主导供应商，是先进封装时代最大的受益者之一。我们预计，随着AI相关动能持续，CoWoS产能增长将加速，HBM资本支出将恢复增长。此外，我们预计随着铠侠及潜在的三星采用NAND台积电采用BSPDN，晶圆对晶圆（W2W）键合将加速。随着堆叠技术的进步，研磨机和切割机的规格必须提高，这将推高平均售价（ASP）并构筑更深的护城河。爱德万测试可能继续受益于强劲的SoC增长，但更重要的是，来自更多测试插入，例如增加的晶圆级和芯片级测试。HBM向HMB4L加。Besi作为D2W代明确的长期赢家之一。尽管混合键合技术的采用时机不会立即到来，且TCB技术越来越不可能在近期提供支撑，但我们相信，若放眼短期之后，混合键合在逻辑芯片（ASIC和AIGPU，以及其他3DIC）以及HBM（在更高端型号中）的采用将不可避免。揖斐电从ABF基板升级以及嵌入式多芯片互连桥接（EMIB‑T）等新技术的采用中受益最大。在ABF基板升级方面，英伟达的Rubin基板迁移正在临近，其ABF外，揖斐电很可能在Rubin平台上从欣兴电子（已覆盖）手中夺回份额，并在英伟达基板市场长期保持主导份额。揖斐电正积极开拓ASIC业务，并已取得一些进展，预计一两年后当ASIC基板复杂度提升时，该业务将变得更为重要。由英特尔开发的新型先进封装技术EMIB‑T，可能为揖斐电带来更多上行空间。采用EMIB‑T后，复杂度从晶圆转移至基板，从而通过更高的平均售价和利润率提升揖斐电的价值。若此项技术被AI芯片公司（例如谷歌（已覆盖）的TPU和Meta（已覆盖）的MTIAASIC）采用，我们预计揖斐电将从2027财年（截至3月）起成为最大受益者。订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群后摩尔定律时代的半导体堆叠技术很可能将占据舞台中心芯片与晶圆堆叠或将提升后摩尔定律时代的性能——自约10纳米节点起已失效（图表3）。历史上，随着每次制程节点迁移，制造晶体管通常会变得更便宜——这已不再成立。因此，企业有动力寻找其他途径来延续摩尔定律，在提升性能的同时降低晶体管成本。然而，当前人工智能对高性能计算的需求日益强劲。这带来了制造更快芯片——逻辑芯片、DRAM和NAND——并突破放缓的摩尔定律极限的挑战。内存墙——即内存与处理器之间相对较慢的互连速度，相对于快速的处理器速度——是半导体系统性能需要克服的另一个瓶颈。幸运的是，先进封装——特别是堆叠技术——正成为解决方案。堆叠（图表2）包括2.5D（将多个芯片置于中介层之上）或3D（将芯片彼此堆叠）。通过堆叠，多个芯片可以快速相互通信，并如同单个芯片般运作。这在AIGPU或ASIC芯片中最为显著，英伟达是最佳例证：Hopper芯片包含两个GPUdie和48个HBMdie（六组8层堆叠的HBM3），而BlackwellUltra包含两个GPUdie和144个HBMdie（十二组12层堆叠的HBM3E）。很快，RubinUltra很可能将拥有4个GPUdie和256个HBMdie（十六组16层堆叠的HBM4E，图表）㺲䨠騪pp群除了提升互连速度，堆叠技术也正被应用于前端制造工艺。晶圆对晶圆（W2W）堆叠将原本在单一晶圆上制造的部件分离到两个或更多晶圆上。这项技术已在CMOS图像传感器（CIS）中应用多年，近期在NAND领域的应用也日益增多。我们预计，未来将有更多W2W键合技术应用于DRAM和NANDCBA（CMOS键合至阵列），以及采用背面供电网络（BSPDN）形式的逻辑芯片中。图表1展示了未来高性能计算芯片可能采用多种堆叠技术后的样貌。该芯片包含处理器（CPU或GPU），这些处理器采用通过3DIC或混合键合集成的芯粒技术制造。每个逻辑芯粒均采用BSPDN技术制造，通过从背面增加电源连接，实现了更好的性能和尺寸微缩。同一芯片内还包含HBM和HBF（高带宽闪存）芯片，它们是采用堆叠技术连接的DRAM和NAND晶粒。DRAM和NAND晶粒采用CBAW2W键合技术制造。最后，处理器、HBM和HBF均通过CoWoS（或未来的面板级封装等技术）进行集成。订阅研㺲䨠騪pp群然而，其应用场景并不局限于人工智能。到2030年，无论应用领域为何，大多数DRAM和NAND芯片，以及许多先进逻辑芯片，都很可能采用堆叠技术制造。订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU资料来源：Bernstein分析与预测订阅研㺲䨠騪pp群订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU资料来源：Bernstein分析图表3：摩尔定律的终结——提升芯片性能与降低功耗的成本正变得越来越高

图表4：英伟达GPU是芯片堆叠（包括2.5D和3D）增加的典型案例订阅研㺲䨠騪订阅研㺲䨠騪研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪p

p群UU未来五年堆叠规模有望增长7倍 我们估计，2025年~500kwpm的晶圆采用了其中一种堆叠技术（图表7），相当于总晶圆消耗量的7.4%。我们预测，到2030年，采用某种堆叠技术的晶圆数量将达到500kwpm（图表5），渗透率将达到总晶圆出货量的~38%（图表6）。其中，最大的贡者可能来自HBM、NANDCBA混合键合以及DRAMCBA，而逻辑堆叠（CoWoS、3DIC、WMCM和BSPDN）的体量可能较小，但价值更高。的 %图表5200群30年，堆叠工艺将占晶圆总消耗量的 %~382023‑2030E：来自堆叠技术

占总晶圆消耗量的百分比kwpmkwpm5000

210

1,434

1,978

2,861

3,499

3.6%5.1%

NANDCBACoWoSBSPDNNANDCBACoWoSBSPDNHBM3DICDRAMCBA

18.5%202320242025E2026E2027E2028E2029E2030E14.1%202320242025E2026E2027E2028E2029E2030E

37.8%UU202320242025E2026E2027E2028E2029E2030E来源：YoleIntelligence，伯恩斯坦分析与预测来源：YoleIntelligence，Gartner，Bernstein分析及预测订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU资料来源：公司报告、Bernstein分析与预测（2026年起）不同堆叠技术的采用高带宽内存（HBM） 目前堆叠技术最大的应用场景是HBMTSV，我们估计其产能到2025年底约为390kwpm。我们预计到2027年，HBMTSV产能将几乎翻倍，达到758kwpm（图表8）。至于增量产能，我们认为2025年已是低谷，并预计2026年将重新加速增长（图表9）。我们预计这一产能增长将由英伟达GPU和ASIC强劲的位元需求增长所驱动，我们相信该需求在2026年能翻倍（图表10和图表11）。图表8：我们目前预测到2026年底和2027年底的TSV

图表9：⋯⋯以及2026年产能的另一个强劲增长年2023‑2027E：HBMTSV产能（按供应商，年末）800758600586390400270200810三星 SK海力士 美光2023‑2027E：TSV产能增量（按供应商，年末数据）20018919617215012010061500T三星 SK海力士 美光Capacity(kwpm)Capacity(kwpm)产能分别为586k2023‑2027E：HBMTSV产能（按供应商，年末）800758600586390400270200810三星 SK海力士 美光2023‑2027E：TSV产能增量（按供应商，年末数据）20018919617215012010061500T三星 SK海力士 美光Capacity(kwpm)Capacity(kwpm)订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUUCY2023CY2024CY2025ECY2026ECY2027ECY2023CY2024CY2025ECY2026ECY2027E2023‑2027E：按供应商划分的HBM需求8070622023‑2027E：按供应商划分的HBM需求80706260503940302020107202023财年2024财年2025财年预测2026财年预测2027财年预测其他AMD MediaTekASNVIDIABRCM2024‑2027E：HBM比特增量出货量252220191513T105502024年2025年预测2026年预测 2027年预测MGb(000s)

图表11：我们预计HBM的增量比特出货量将持续增长至2027年订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XWUUMGb(000s)COWOS 作为AIGPU和ASIC事实上的封装技术（图表12），其产能预计在2025年底达到80千片/月（图表14）。我们预计2026年将保持类似的增量产能扩张速度（图表15），到2027年总产能将达到197千片/月。据报道，台积电的CoWoS‑L和CoWoS‑S产能1背景下已被完全预订。因此，我们预计2026日历年的CoWoS晶圆出货量将达到123万片（图表16）。订阅研㺲䨠騪pp群INFO与WMCM 扇出型集成封装（InFO）是目前用于iPhone的封装技术，市场预期该技术将于2027年迁移至晶圆级芯片模组（WMCM）（图表13），届时DRAM将从处理器顶部移至与处理器排。我们对2026年和2027年产能的初步预估分别为每月8.8万片晶圆和17.5万片晶圆，WMCM产能将超过CoWoS（图表17）。订阅研㺲䨠騪pp群1/news/2025/12/08/news‑tsmcs‑cowos‑l‑s‑reportedly‑fully‑booked‑osat‑partners‑step‑up‑with‑ases‑cowop‑in‑focus/图表12：CoWoS采用2.5D封装技术，为AI和HPC集成处理器与HBM芯片订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU资料来源：台积电订阅研㺲䨠騪pp群年底CoWoS产能220200180年底CoWoS产能220200180197160 140140120100 8080604020038172023‑2027E：CoWoS增量产能产能（年末总计）70606057504240T3021201010020232024202520262027财年预测Capacity(kwpm)

图表15：...这意味着2026年的产能建设将更为陡峭订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUUCY2023CY2024CY2025ECY2026ECY2027ECapacity(kwpm)图表16：我们预计2026年和2027年CoWoS晶圆月出货量将分别达到1,230千片和1,776千片

来源：TrendForce，伯恩斯坦分析与预测图表17：我们预计到2027年WMCM产能将超过CoWoS，两者合计产能将达到347kwpm订阅研㺲䨠騪研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪p台积电全年CoWoS产能2,0001,7761,8001,6001,4001,2001,00001,230720309123

2023‑2027E：CoWoS+WMCM产能（台积电年末）UUCapacity(kwpm)300Capacity(kwpm)

347CapacityCapacity(kwpm)CY2023CY20240CY2023CY2024

CY2023CY2024CY2025ECY2026ECY2027E15 CY2023CY2024CY2025ECY2026ECY2027E

21373CoWoSWMCMCoWoSWMCMCY2025ECY2026ECY2027E资料来源：TrendForce、Bernstein分析与预测 资料来源：TrendForce、Bernstein分析与预测CY2025ECY2026ECY2027E逻辑3DIC（逻辑混合键合） 一些最先进的逻辑处理器采用了3D堆叠集成技术，这得益于台积电的系统级芯片或英特尔的FoverosDirect3D等混合键合解决方案的推动。目前该技术主要由AMD用于其级P及IL尔开始将其服务器CPU迁移至混合键合技术，以及更多AIASIC和GPU转向3D集成，3D集成的渗透率将进一步提升。例如，博通在2024年宣布了3.5D技术（图表18），我们相信英伟达也将迁移至3.5D技术。图表18：博通的路线图显示其3.5DXPU将采用与HBM的3D集成技术资料来源：博通订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪pp群图表19：晶圆对晶圆键合的CBANAND订阅研㺲䨠騪订阅研㺲䨠订阅研㺲䨠騪订阅研㺲䨠阅研㺲䨠騪订阅研㺲䨠騪T来源：铠侠，IEEE图表20：我们预计NAND键合产能将在2030年前大幅提升...2026‑2030E：NAND键合产能1,2001,057

图表21：...最大增量可能出现在2028‑29年2027‑2030E：NAND键合增量产能4001,000CapacityCapacity(kwpm)

138

310

553

892

订阅研㺲䨠騪订阅订阅研㺲䨠騪订阅䨠騪订阅研㺲䨠騪订阅研㺲䨠騪群

CapacityCapacity(kwpm)UU

138

172

244

339

16602026测

2027测

2028E 2029E 2030E

02026E 2027E 2028E 2029E 2030E来源：DRAMeXchange，Bernstein分析及预测 来源：DRAMeXchange，伯恩斯坦分析与预测DRAM芯片键合组装

采用晶圆对晶圆键合的CBA技术目前也正在探索用于DRAM存储器，其不再将外围电路和存储单元构建在同一晶圆上，而是分别在两个独立的晶圆上制造，然后彼此堆叠键合。该工艺涉及多个步骤。首先，存储阵列晶圆通常被翻转（倒置），然后键合到CMOS在W2W键合步骤中，两个晶圆表面极其精细的铜垫或互连被精确对准并熔合，从而在两层之间建立直接的电连接。键合后，堆叠结构可能会被减薄或进行额外处理，然后才被切割成单个存储芯片。每个芯片现在都包含一个堆叠结构：顶部的存储单元层和底部的逻辑层，在整个芯片区域上键合在一起。CBA也常被称为“存储单元与核心外围电路重叠”技术（2）表2表2ULU芯粒键合架构（CBA）的优势包括：减少芯片面积、提升成本效益、改善电气性能、优化各层制造工艺与热稳定性，以及通过晶圆解耦提高良率。YoleIntelligence预计（图表25），三星和SK海力士将从2027年开始，以1d技术节点为起点，加速CBA‑DRAM的生产。在其市场模型中，该机构预测到2029年，CBA将占据DRAM总晶圆产量的4%（约合每月8万片晶圆），并上升至29%（~530kwpm）。我们的看法略为保守，认为CBA要到2028年才会开始获得有意义的产量，比YoleIntelligence的估计晚一年。到本年代末，CBA的渗透率可能达到~30订阅研㺲䨠騪pp群图表22：C2O集成的分步流程：从核心‑外围结构形成开始，随后进行晶圆转移与翻转、器件键合，以及通过金属线路完成最终互连订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UUT图表23：在传统DRAM存储器中，存储单元阵列和所有外围电路在同一片晶圆上共同制造，并排布置；相比之下，CBA允许它们在不同的晶圆上制造，然后通过晶圆对晶圆（W2W）集成进行键合，形成单个3D堆叠芯片。T订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪X

图表24：C2O对DRAM面积的影响：核心区与存储单元实现完全重叠，可节省16%的面积；外围电路部分重叠，最多可节省12%；这使得芯片总面积减少16‑28%，每片晶圆的净芯片数量提升~22‑38%。UU订阅研㺲䨠騪pp群DRAM晶圆产量与CBA渗透率2,00050%1,8001,6001,4001,2001,000-DRAM晶圆产量与CBA渗透率2,00050%1,8001,6001,4001,2001,000-40%30%20%10%0%2019 2020 2021 2022 2023 2029E传统DRAM CBADRAM CBA渗透率WPM(K)CBAPenetration%订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU背面供电网络（BSPDN） 作为进一步微缩的替代方案，晶圆代工厂和逻辑芯片制造商一直在探索一种名为BSPDN的新型架构，其电源传输电路通过硅晶圆的背面布线，而非传统的前端，以缓解目前同时承载电源线和信号线的金属互连层的拥塞。根据台积电的数据，与FSPDN相比，BSPDN有带来8‑10%的速度提升，或15‑20%的功耗降低，芯片密度提高1.07‑1.10倍。预计英特尔将率先在其18A制程节点采用该技术，随后台积电将在其A16节点采用（图表26）。我们预计BSPDN将稳步上量，到2030年底总产能将达到28.5万片/月（图表27）。订阅研㺲䨠騪pp群公司2026E 2027E公司2026E 2027E 逻辑芯片EUV2028年预测2029年预测2030年预测晶圆产能（千片/月） TSMC525570630705790英特尔8095105115125三星738085100120总计6787458209201,035其中，背面供电网络（BSPDN）节点产能（千片/月）TSMC--307085110英特尔558095110125三星----102550总计55110175220285增量55654565 背面供电网络渗透率% TSMC0.0%5.3%11.1%12.1% 13.9%90.5%95.7%100.0%11.8%25.0% 41.7%21.3%23.9% 27.5%英特尔68.8%84.2%三星0.0%0.0%总计8.1%14.8%

图表27：我们预计到2030年BSPDN产能将达到285kwpm300

2026‑2030年预测：背面供电网络产能

285来源：伯恩斯坦分析与预测

订阅研㺲䨠騪pp群

Capacity(kwpm)Capacity(kwpm)UU

55

110

175

220

来源：伯恩斯坦分析与预测堆叠技术的关键潜在受益者DISCO 尽管迪思科（DISCO）已从CoWoS和HBM增长空间，因为我们预计：(1)现有应用的产能将持续扩张，以及(2)具有更高附加值规格的新应用将出现——例如混合键合对更高洁净度和更低厚度变化的要求。BESI 作为混合键合领域的先驱，Besi在2024年占据91出现时，Besi将成为较为明显的受益者之一。我们认为其竞争护城河相对较深，正如我们：eiM混合键合领域的领导地位》中所强调用材料（AppliedMaterials，已覆盖）凭借其Kinex工具，将其整个前道工艺与Besi的工东京电子 作为晶圆对晶圆键合机（用于3DNANDCBA和BSPDN）的主要供应商之一，我们预计东京电子将受益于堆叠技术的更多采用。该公司似乎也在开发自己的芯片对晶圆混合键合机，作为前端SPE制造商，这可能带来额外的上行空间。SUMCO DRAM与NAND的CBA（芯片键合架构）以及逻辑芯片的BSPDN（背面供电网络）显著增加了原始晶圆的使用量，尤其是对于先进制程产品。作为原始晶圆的主要供应商，SUMCO可能受益于这一趋势。我们对SUMCO（评级为与大市持平）的保守立场是基于中国市场的竞争以及长期协议（LTA）重新谈判的风险，但我们预计从长期来看，SUMCONNDCBBPDLU订阅研㺲䨠騪pp群DRAM——高带宽内存或可满足对更快内存的需求关键供应商与技术演进ULU在高带宽内存（HBM）中，堆叠是成功制造的最关键工艺之一——无论是从良率还是制造成本角度。目前，热压非导电薄膜（TC‑NCF）和批量回流模塑底部填充（MR‑MUF）是HBM供应商采用的两种主流技术。图表1显示了各厂商在不同代际HBM中可能采用的堆叠技术总结。TC‑NCF是三星和美光当前HBM3以及HBM3E8层和12每个DRAM芯片被单独加压加热，使一层薄聚合物薄膜填充间隙并固化，从而精确控制封装高度。也有观点认为，逐层堆叠的方式可在每一层实现单独对准，可能更适合层数更多的HBM键合过程中施加的热量和压力也存在损坏芯片的风险，且随着堆叠层数增加和芯片变薄，风险也在上升。这或许可以解释为何据报道三星和美光正在评估或尝试MR‑MUF等替代方案。我们认为三星也在更积极地探索混合键合技术。订阅研㺲䨠騪pp群MR‑MUF技术已助力SK海力士在当今的HBM市场中取得领先地位。该方法首先将所有堆叠的芯片临时键合，然后将整个封装件通过回流焊炉，环氧塑封料（EMC）封装在同一工序中固化。TOWA（未覆盖）NAMICSCorp（非上市公司）则提供专用的EMC能，因为它具有自对准效应，并减少了热压键合所需的芯片间对准时间。固化后的塑封料也比NCF提供更好的热传导性，随着越来越多的内存操作（因而产生的热量）都集中在HBM堆栈的同一立方体积内，这可能是一个优势。其代价是封装厚度更厚，且对准精度不如TC‑NCF。尽管如此，SK海力士持续改进MR‑MUF，并宣布成功实现了采用“先进”MR‑MUFHBM3E1612)在后续的大规模回流步骤中，采用了与NAMICS联合开发的EMCSK12MR‑MUF。订阅研㺲䨠騪pp群图表1：按代际划分的HBM堆叠技术概览资料来源：公司报告，伯恩斯坦分析与预测（HBM4/4E16层堆叠）订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU（图表2）。2025年是增长较慢的一年，因为三星有未利用的产能需要在全年消化，但一旦Rubin的生产开始爬坡，增长应会迅速恢复。随着更多HBM产能转向HBM4和HBM4E（图表3至图表5），HBM4较低的良率和设备产能也将需要为后端投入更多资本支出。订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUU2023‑2027E：HBMTSV产能（按供应商，年末）800758600586390400270200810三星 SK海力士 美光2023‑2027E：TSV产能增量（按供应商，年末）200189196172T15012010061500三星 SK海力士 美光Capacity(kwpm)Capacity(kwpm)

图表3：⋯⋯以及2026年产能的又一次强劲扩张CY2023CY2024CY2025ECY2026ECY2027E资料来源：TrendForce、DRAMeXchange、伯恩斯坦分析与预测 资料来源：TrendForce、DRAMeXchange、伯恩斯坦分析与预测CY2023CY2024CY2025ECY2026ECY2027E订阅研㺲䨠騪pp群2023‑2027E：HBM产能结构800 7586005864003902702002023‑2027E：HBM产能结构800 75860058640039027020081020232024202520262027财年预测HBM2BM2EHM3HBM3EHBM4HBM42023‑2027E：HBM产能结构100%80%60%T40%20%0%20232024202520262027财年预测HBM2EHBM3HBM3EHBM4HBM4ECapacity(kwpm)33%9%54%75%28%19%

图表5：我们预计HBM4和HBM4E将从2026年起占据主导地位订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XHBEUU42%11%34%23%12%20%

来源：DRAMeXchange，Bernstein分析与预测HBM可能向无助焊剂热压键合技术迁移

技术演进路径订阅研㺲䨠騪pp订阅研㺲䨠騪ppL险。相比之下，无助焊剂TCB采用先进方法，如甲酸蒸汽或等离子清洗（我们认为Besi采用的是等离子体方案的无助焊剂TCB，该技术通常被认为是更优方案），在键合前即刻去除氧化物，整个过程在惰性环境中完成，从而简化了工艺流程，避免了助焊剂残留，并实现了更高的良率和更精细的互连节距——对于基于焊料的互连，可达10‑微米。与传统TCB相比，这一技术转变不仅提升了制造效率和可靠性，还减少了环境影响和工艺复杂性。订阅研㺲䨠騪p订阅研㺲䨠騪p群U L60%58%60%58%未来也可能采用混合键合技术

自2024年联合电子设备工程委员会（JEDEC）放宽对HBM4的高度要求以来，业界对混合键合在HBM4时代被广泛采用的预期已基本消退。然而，我们强调，从HBM4E16层堆叠开始，混合键合仍可能与TC键合共存——尽管数量有限且主要用于更高端的型号——这纯粹是为了获得更好的性能和散热，而非为了满足高度阈值。采用混合键合的另一个考量是，它能缩短布线长度，从而降低能耗——这可能意味着云服务提供商（CSPs）的总体拥有成本降低，同时也为内存供应商提供了收取溢价的机会，这可以证明采用更昂贵工艺的合理性。订阅研㺲䨠騪p订阅研㺲䨠騪pU图表6：各家内存供应商采用不同厂商的键合设备订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU图表7：我们预计无助焊剂和混合键合将推动HBM键合机强劲增长2023‑2027E：HBM键合市场（装机量，单位：台）1,2001,0511,000828800

图表8：我们预计到2027年无焊剂及部分混合键合技术将实现渗透2023‑2027E：HBM键合技术占比%按键合技术划分6%9%100%6%9%31%90%31%80%70%100%100%100%60%100%100%100%UnitsUnits0

113

378

546

订阅研㺲䨠騪pp群订阅研㺲䨠

50%91%64%40%91%64%30%UU10%0%Flux无焊剂 HB2023 2024 Flux无焊剂 HB

2023 2024 FluxFlux无焊剂 HB

资料来源：公司报告、伯恩斯坦分析与预测 资料来源：公司报告、Bernstein分析与预测HBM键合供应链竞争格局HBM键合供应链较为分散（图表6）。除三星外，每家存储厂商都使用多家不同的供应商。三星的供应可能来自其内部公司SEMES（非上市公司），但我们预计供应商格局将出现变动。SK海力士在其HBM3E生产中主要使用韩美半导体（未覆盖）的键合机，但一直试图增加供应商以实现多元化，包括在2024年10月向ASMPT（未覆盖）下单，以及自2025年3来向韩华Semitech（未覆盖）下达了一系列规模可观的订单。至于向无助焊剂热压键合ASMPT最有可能从这一转型中获得市场份额，原因在于：(1)称可以在现场轻松升级为无助焊剂型。S用产2)ASMT的助焊剂型热压键合机据称可以在现场轻松升级为无助焊剂型。美光历史上似乎一直使用新川（非上市公司）的设备进行其TC‑NCF工艺，但最近也开始向韩美半导体进行双源采购，自2024年4月起下单。然而，展望未来的HBM412我们认为Besi凭借其优越的无助焊剂技术将在美光处获得市场份额，美光近期已订购了五台Besi的无助焊剂热压键合机。三星一直使用其内部供应商SEMES。有报道1称三星正在为无助焊剂键合技术探索海外合作伙伴，但我们尚未看到订单或更具体的迹象证实其已开始使用任何外部供应商。我们预计三星即使对于无助焊剂TCB技术，也可能继续采用内部供应。然而，随着三星转向混合键合，我们认为其也将不得不考虑Besi。对存储厂商的影响

‑M方面优于TC‑NCF。这也被视为SK海力士目前在HBM领域保持领先地位的一个关键原因。虽然SK海力士声称拥有对NAMCIS的EMC材料直至2030年的独家使用权，但这并不妨碍竞争对手在其他地方开发类似材料。更重要的是，无法获得这种材料的竞争对手也已成功获得客户，包括采用美光2和三星3HBM3E12层堆叠产品的英伟达和AMD。这意味着TC‑NCF的劣势（如果存在的话）也并非不可逾越。关于无助焊剂热压键合，我们发现关于三星内部供应商SEMES的信息极少，且三星也未曾公开宣布向外部供应商下达无助焊剂热压键合订单。这让我们担忧三星在将无助焊剂热压键合应用于HBM方面是否落后于竞争对手。三星显然更关注混合键合，但我们同样看到三星可能利用其庞大资源并行推进无助焊剂热压键合，包括如《韩国经济新闻》报道的那样尝试海外设备供应商。4 订阅研㺲䨠騪pp1https://ww/next‑gen‑samsung‑hbm‑may‑adopt‑fluxless‑technology/2/news‑releases/news‑release‑details/micron‑innovates‑data‑center‑edge‑nvidia3mi350‑ai‑gpus/index.html4https:///article/2026012147281混合键合若被采用，应更有利于三星而非其他厂商，因为三星在其代工生产中已使用混合键合多年。尽管该经验主要基于晶圆对晶圆混合键合，这与HBM中使用的芯片对芯片或芯片对晶圆方式不同，但在清洗和表面平整度等方面仍存在共通之处，三星可借此发挥其经验优势。三星的12层HBM3E获得英伟达认证确实已实现，AMD也确认在其最新的MI350系列AI处理器中使用三星的12层HBM3E5,，而据报道博通是另一家客户。6长期来看，我们认为三星将在HBM和先进封装领域投入更多资源，并逐步缩小差距甚至实现赶超，因为封装（除非是前端晶圆制造）在半导体历史上从未构成过可防御的护城河。订阅研㺲䨠騪pp群热压键合：迈向混合键合前的重要一步无助焊剂热压键合供应商对比 具体就无助焊剂热压键合而言，我们认为ASMPT、Besi和K&S是仅有的三家拥有可部署设备的公司；不过鉴于K&S主要专注于逻辑应用，市场实际上仅剩ASMPT和Besi两家。对于其他键合设备公司（如Hanmi、Hanwha和SEMES），我们认为其技术仍主要处于开发段。就技术本身而言，我们认为吞吐量、精度以及助焊剂去除方法是需要考虑的几个较重要因素。在吞吐量方面，我们相信Besi凭借其双头配置实现每小时~2,000单位（UPH）的产能，领先于传统单头配置的~700‑1,000UPH。我们认为Besi在精度性能上也更优，达到0.7微米，而ASMPT的精度为'低于1微米'。L于等离子体的）。我们相信SMT和Besi都提供基于等离子体的技术，这似乎是更受青睐的方法，因其具有更高的潜在吞吐量，而基于甲酸的方法需要一个单独的清洗流程来去除甲酸，尽管存在再氧化的风险，且其成熟度不如行业已验证的基于甲酸的方法。TCB（热压键合）的总潜在市场规模根据TechInsight的数据，2024年热压键合（TCB）市场规模为5.13亿美元，我们估计其中绝大部分将用于HBM。根据我们的自下而上分析，我们估计用于HBM的规模为5.45亿美元（其中韩美科学营收2.72亿美元，SEMES营收2.17亿美元，新川营收5600万美元）。展望未来，我们继续认为HBM是短期内TCB最大的应用领域。订阅研㺲䨠騪pp群5/news/105767/amd‑confirms‑its‑using‑samsungs‑latest‑hbm3e‑12‑hi‑memory‑for‑new‑instinct‑mi350‑ai‑gpus/index.html6混合键合：终极解决方案作为该技术的先驱，Besi在混合键合市场占据主导地位，截至2024年市场份额达91%，这种主导地位在后道设备中非常罕见。我们认为，混合键合较高的进入壁垒，很大程度上源于其需要深厚的前道专业知识——因为芯片放置本身只是整个环节的一半。订阅研㺲䨠騪p订阅研㺲䨠騪p群U L作为一项仍处于早期阶段的技术，市场对混合键合增长的预期相当陡峭，预计其市场规模将在2029年达到4.82亿美元，复合年增长率为34%。Besi更为乐观，预计到2030年市场规模将达到12亿至30亿欧元。HBM中混合键合技术的总潜在市场规模对于HBM，我们假设三星和美光将从2027年开始在HBM4E16层堆叠产品中部分采用混合键合技术。我们预计SK海力士将继续采用基于无焊剂热压键合的技术。基于我们关于总产能中15%将采用混合键合的假设，我们预计到2027年底将有53台混合键合机。根据平均每台300万美元的售价，我们得出HBM中混合键合技术的总潜在市场规模为~1.6亿美元。订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群逻辑芯片——CoWoS或将突破内存墙单芯片集成数百颗芯片成为可能逻辑IC键合技术概览31），以克服平面微缩无法解决的带宽与功耗瓶颈。台积电主导这一领域：其CoWoS中介层平台已成为NVIDIAH100、H200及AMDMI300等AIGPU的默认制程；而其采用混合键合的SoIC制程则实现了AMD3DV‑Cache等CPU的制造。两者的核心差异在于I/O密度（图表2）。CoWoS通过间距为>40微米的倒装芯片微凸块连接芯片——这足以满足GPU与HBM堆栈及大型电源层的布线需求。SoIC（图表3）则用间距为<9微米、连接密度超过10k/mm²的混合键合取代了这些微凸块，从而最大限度地降低了延迟与能耗。需要大量片上缓存但外部I/O需求适中的台式机与服务器CPU——例如RyzenX3D和EPYCX系列——采用了无需中介层的纯SoIC堆叠方案。订阅研㺲䨠騪pp群订阅研㺲䨠騪pp群 UL图表1：先进封装方法及相关键合技术订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪騪订阅研㺲䨠騪UU订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪研㺲䨠騪订阅研㺲䨠騪P资料来源：台积电图表3：台积电SoIC封装采用混合键合技术资料来源：台积电AIGPU与ASIC或将驱动封装需求订阅研㺲䨠騪p订阅研㺲䨠騪pUL图表4：AIGPU与ASIC出货量预估细分Chip英伟达单位（千台）Blackwell4,1801,170--BlackwellUltra3,4248,2852,229Rubin--1,2855,163RubinUltra----981英伟达总计8,02410,7408,373AMDMI300/325X47724--MI350/375X16328816MI400X--324460MI450X----88AMD总计640636564谷歌TPUv6e(Trillium)1,275----TPUv6p(Ironwood)9522,576--TPUv7--9765,110TPUv8p----800谷歌总计2,2273,5525,910AmazonAWSTrainium<3/InferentiaAWSTrainium3AWSTrainium4+亚马逊总计1,600----1,6004801,680--2,160--1,7501,2503,000订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪X

图表5：我们预计2026年和2027年CoWoS晶圆出货量将分别达到123万片和177.6万片UU台积电全年CoWoS产能2,0001,7761,8001,6001,4001,2001,00080060040020001,230720T309123Capacity(kwpm)CY2023CY2024CY2025ECY2026ECY2027ECOWOS产能 受AI芯片强劲需求驱动，我们预计到2026年底和2027年底，CoWoS产能将分别强劲增至14万片/月和19.7万片/月（图表6和图表7）。图表6：我们预计2026年底CoWoS产能将达到每月14万片

图表7：...这意味着2026年的产能扩张将更为陡峭晶圆...

订阅研㺲䨠騪pp群Capacity(kwpm)Capacity(kwpm)0

年底CoWoS产能803817

140

2023‑2027年预测：CoWoS增量产能（年末总计）706060 57Capacity(kwpm)50Capacity(kwpm)42403021201010订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研㺲䨠騪订阅研騪订阅研㺲䨠騪订阅研㺲䨠騪XUUCY2023CY2024CY2025ECY2026ECY2027E0资料来源：TrendForce，伯恩斯坦分析与预测

资料来源：TrendForce，伯恩斯坦分析与预测SOC测试产能 基于强劲的AISoC需求预测，我们预计EXAScale测试机出货量在2025年和2026年将分别达到1,161台和1,500台（图表8和图表10），前提是泰瑞达（未覆盖）未取得显著份额提升。我们假设到2025年底产能过剩率为~20%（图表9和图表11），因为我们预计Rubin测试时间仅比Blackwell增加30‑50%，这可能会被更高的GPU和ASIC出货量预测以及一定程度引入芯片级测试所抵消。订阅研㺲䨠騪p订阅研㺲䨠騪pU图表8：OSAT的EXA级需求，2024‑27年预测公司 单位（年末） 2024KYEC257 700900 870ASETSMC20 1501300 2000p其他-- ---- 230年度总出货量377 1,2401,770 1,700KYEC2579571,8572,727ASE20170470670TSMC1004618611,261其他------429总装机量3771,6173,3875,087注：未覆盖京元电子和日月光。资料来源：公司报告、伯恩斯坦分析与预测

图表9：按厂商划分的EXAScale测试仪需求（年末），2024‑27年预测公司公司 单位（年末） 2024英伟达U谷歌AMDAWS其他3791,2502,1862,96891.7%82.1%70.1%64.4%15107350635855136184--78354643123292179总计4131,5223,1174,609增量1,5951,492资料来源：公司报告、伯恩斯坦分析与预测订阅研㺲䨠騪pp群爱德万测试EXAScale出货量1,6001,400爱德万测试EXAScale出货量1,6001,4