CN119422453A 用于制造半导体器件的方法和半导体器件 （日立能源有限公司）

2024.12.20PCT/EP2023/0632642023.05.17WO2023/247117EN2023.12.28根据实施例，一种方法包括提供具有顶侧(10)的半导体主体(1)的步骤。在半导体主体的模在至少一个第二区段中比在至少一个第一区段的区域中在半导体主体(1)中形成第一导电类步骤中，在所述至少一个第二区段的侧向侧增大，并且至少一个第一区段的侧向延伸部减2至少一个孔(5)从所述顶侧(10)延伸到所述半导体主体(1)中，所述至少一个孔(5)沿第一侧向方向(Q)界定所述半导体主体所述有源区域(A)包括具有第一导电类型的至少一个沟道区(11一所述至少一个沟道区(11)和所述至少一个接触区(12)沿所述第一侧向方向(Q)邻接一所述至少一个接触区(12)嵌入在所述至少一个沟道区(11)中，使得沿与所述顶侧沿所述第一侧向方向(Q)测量的所述有源区域(17)的宽度是沿竖直方向(V)测量的所所述有源区域(A)包括至少一个插塞区(14)，所述至少一个插所述至少一个插塞区(14)具有比所述至少一个沟道区(11)更高的掺杂浓度。所述插塞区(14)倾斜于所述沟道区(11)所述有源区域(A)包括至少一个二极管区(13)，所述至少一个二极管区具有所述所述主电极(6)邻接所述至少一个接触区(12)和所述至少一个二极管区(13)并与所述至少一个接触区(12)和所述至少一个二极管所述至少一个孔(5)的表面至少部分地被电隔离层(51)覆盖，栅电极(7)形成在所述至少一个孔(5)上和/或形成在所述至少一个孔(5)中，并且通所述半导体器件(100)是功率半导体器件，一所述半导体器件(100)包括多个有源区域(A)，每个有源区域布置在一对沟槽(5)之3每个有源区域(A)包括沿所述第二侧向方向(L)延伸的至少两个长形的沟道区(11)，每个有源区域(A)的沟道区(11)和接触区(12)各自邻接界定所述有源区域(A)的沟槽有源区域(A)的宽度是沿所述第一侧向方向(Q)界定所述有源区域(A)的两个沟槽(5)所述掩模(2)包括至少一个第一区段(21)，以及与所述至少一个第一区段(2所述掩模(2)在所述至少一个第二区段(22)中比在所述至少一个第一区段(21)中更一在所述至少一个第一区段(21)的区域中且在所述半导体主体(1)中形成第一导电类形成所述沟道区(11)包括将第一类型的掺杂剂穿过所述顶侧(10)注入到所述半导体一在所述至少一个第二区段(22)的面向所述至少一个第一区段(21)的侧向侧(22a)上沉积辅助层(3)，所述辅助层使所述至少一个第二区段(22)的侧向延伸部增大并且使所述一在施加所述掩模(2)之前，将另外的掩模(8)施加到所述半导体主体(1)的顶侧(10)一至少部分地形成在随后被所述掩模(2)的所述至少一个第二区段(22)覆盖的所述顶所述至少一个插塞区(14)中的掺杂浓度大于所述沟道区(11)中的掺杂浓度。在形成所述沟道区(11)之后并且在沉积所述辅助层(3)之前，在所述至少一个段(22)的侧向延伸部增大并且使所述至少一个第一区段(21)的侧向(21)的区域中在所述半导体主体(1)中形成第二导电类型的接触区(12)，使得所述接触区类型的掺杂剂穿过所述顶侧(10)注入到所述半导体主4所述辅助层(3)通过保形沉积工艺沉积，使得所述至少一个第二区段(22)的侧向侧区域中和所述第二区段(22)的顶侧处移除的所述辅助层(3)比在所述第二区段(22)的侧向在施加所述掩模(2)之前，所述半导体主体(1)至少在所述顶侧(10)处具有所述第二导体主体(1)免受所述第一类型的掺杂剂的影响，使得在所述至少一个第二区段(22)的区域中所述半导体主体(1)在所述顶侧(10)处仍具有所述第极(7)通过所述电隔离层(51)与所述半导体主在所述顶侧(10)上形成主电极(6)，使得在与所述至少一个孔(5)侧向地相邻的区域所述主电极(6)在所述顶侧(10)处邻接所述半导体主体(1)的至少一个二极管区所述掩模(2)包括多个条纹状第一区段(21)和多个在所述第一区段(21)中的若干第一区段的区域中形成沟道区(11)和每个插塞区(14)形成为条纹状，所述插塞区(14)倾斜于所述沟道区(11)5[0002]US2012/0146090A1涉及可以使用自对准制造有集成二极管的晶体管器件。该器部分形成在位于衬底的顶表面上的栅电极上面，其中相邻的厚绝缘体部分之间具有空间。[0003]US2012/0164810A1涉及一种制造碳化硅半导体器件的方法。通过经由形成在掩模层中的第一开口进行离子注入来形成第一杂质区造步骤的方法和/或一种使得能够产生更小的结构的方法。进一步的目的是提供一种改进[0005]本公开的实施例涉及一种用于制造半导体器件的改进的方法和一种改进的半导6移率或高频切换)产生了大得多的巴利加(Baliga)品质因数，从而使它们成为电源开关的对齐(即，在晶片SiC(0001)处)的平面沟道。然而，由于结型FET(JFET)电阻随注入区晶面设计沟道并增加栅极电介质控制来优化一个或多个第二区段)。本文中针对一个第一区段公开的所有特征也针对所有第一区段进7理解为平行于半导体主体的顶侧和/或平行于半导体主体的主延伸平面的[0024]在所述至少一个第二区段的侧向侧上沉积辅助层的步骤是在形成沟道区之后执[0026]至少一个第二区段的侧向侧上的辅助层厚度例如为至少50nm和/或至多1μm。因28[0033]至少一个第二区段的侧向侧上的另外的辅助层的厚度可与侧向侧上的辅助层的[0035]接触区的形成可包括在注入第二类型的掺杂剂之后的退[0037]由于在注入第二类型的掺杂剂期间第一区段的侧向延伸部与在注入第一类型的形成孔期间第一区段的侧向延伸部小于在注入第二类型的掺杂剂期间第一区段的侧向延[0040]在形成孔的情况下，形成在至少一个第一区段的区域中的沟道区和/或接触区可被划分为两个沟道区和/或接触区。本文中及下文中关于至少一个第一区段的区域中的一个沟道区或一个接触区公开的所有特征也针对至少一个第一区段的区域中的两个接触区9在第一区段的区域中和第二区段的顶侧处移除的辅助层比在至少一个第二区段的侧向侧[0044]针对辅助层关于保形沉积工艺和后续的定向材料移除工艺所公开的相同内容也半导体主体中的第一类型的掺杂剂的量不足以转换半导体主体[0050]电隔离层和/或栅电极的形成可在掩模仍然位于半导体主体的顶侧上的情况下来[0060]根据进一步的实施例，至少一个插塞区中的掺杂浓度大于沟道区中的掺杂浓区中的掺杂浓度例如在1018cm_3与1019cm_3之间。沟道区中的掺杂浓度例如在1016cm_3与[0065]根据进一步的实施例，在第一区段中的多个或每一个的区域中形成沟道区和[0067]到目前为止及下文中针对在所述至少一个第一区段的区域中形成沟道区和/或接触区和/或孔公开的所有特征也针对在掩模的另外的第一区段的区域中形成所有其他沟道量的有源区域的宽度是沿竖直方向测量的至少一个孔的深度的[0073]具有此类纵横比(宽度/深度)的有源区域可以利用本文中所描述的方法来产生。[0093]图3至图18示出了在用于制造半导体器件的方法的示例性实施例期间的不同位[0095]图1示出了用于制造半导体器件的方法的第一示例性实施例的流程图。在步骤S1[0096]图2示出了用于制造半导体器件的方法的第二示例性实施例的流程图。步骤S1至导体主体中形成第二导电类型的接触区，使得接触区位于沟道区与半导体主体的顶侧之[0097]图3至图18现在基于在用于制造半导体器件的方法期间的各个位置示出了该方法该方法也可以在第一类型的掺杂剂为n型掺杂剂并且第二类型的掺杂剂为p型掺杂剂的情体主体1包括n型掺杂的衬底19和在衬底19的顶部上的n型掺杂的漂移层18。衬底19中的掺[0099]图3还指示了本文中使用的不同方向。侧向方向在本文中被定义为平行于半导体[0100]图4示出了该方法中的位置，在该位置中第一掩模8(在本文中也被称为另外的掩模8的第一区段81下方的先前为n型掺杂的半导体材料被转换为p型掺杂的半导[0102]一定量的p型掺杂剂可到达穿过第一掩模8的第二区段82并且可容纳在第二区段半导体主体1中的p型掺杂剂的量不足以将n型掺杂的半导体材料转换为p型掺杂材料。因[0103]插塞区14的形成可包括在注入工艺之后或期间的退火工艺，使得注入的p型掺杂[0110]图9示出了该方法的位置，在该位置中第一辅助层4(在本文中也被称为另外的辅[0111]图10示出了该方法中的另外的位置，在该另外的位置中使用定向材料移除工艺(比如，干式蚀刻)来移除在第一区段21的区域中和在第二区段22的顶侧上的第一辅助层4的材料。定向材料移除工艺不会移除或不会完全移除第二区段22的侧向侧22a上的第一辅体主体1的顶侧10。该保护层可在定向材料移除工艺期间保护第一区段的区域中的半导体延伸部减小，因此接触区12比沟道区11更窄(即，沿第一侧向方向Q具有更小的侧向延伸其余部分仍然在第二区段22的侧向侧22a上，使得第二区段22的宽度再次有效地增加，其管区13和插塞区14相对于彼此的位置是可见的。插塞区14倾斜于沟槽5延伸并且在先前被掩模2的第二区段22覆盖的区域中邻接顶[0125]图19示出了最终完成的半导体器件100。半导体器件100[0129]如所陈述的图1至图19中所示的实施例表示用于制造半导体器件的改进的方法和