2023年数字集成电路复习笔记

数集复习笔记

2023.6.29

名词解释专题

摩尔定律：一种芯片上的晶体管数目大概每十八个月增长一倍，

传播延时：一种门的传播延时tp定义了它对输入端信号变化的响应有多快。它表达一种信

号通过一种门时所经历的J延时，定义为输入和输出波形的50%翻转点之间的时

间。由于一种门对上升和下降输入波形的响应时间不一样，因此需定义两个传

播延时。tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出

由高至低翻转的响应时间。传播延时tp定义为这两个时间的平均值：

tp=(tpLH+tpHL)/2。

设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形容许的J

最小宽度以及在同一层和不一样层上图形之间最小间距的限制与规定。定义设

计规则的目的是为了可以很轻易地把一种电路概念转换成硅上的J几何图形。设

计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的

协议。

速度饱和效应：对于长沟MOS管，载流子满足公式：v=-p4(x)o公式表明载流子的速

度正比于电场，且这一关系与电场强度值的大小无关。换言之，教流子的迁移

率是一种常数。然而在(水平方向)电场强度很高的状况下，载流子不再符合这

一线性模型。当沿沟道的电场到达某一临界值€c时，载流子的速度将由于散射

效应（即载流子间的碰撞）而趋于饱和。

时钟抖动：在芯片的某一种给定点上时钟周期发生临时的变化，即时钟周期在每个不一样

的周期上可以缩短或加长。

逻辑综合：逻辑综合的任务是产生一种逻辑级模型的J构造描述。这一模型可以用许多不一

样的I方式来阐明，如状态转移图、状态图、电路图、布尔体现式、真值表或HDL描述。

噪声容限：为了使一种门的稳定性很好并且对噪声干扰不敏感，应当使“0”和“1”的区间

越大越好。一种门对噪声的敏捷度是由低电平噪声容限NML和高电平噪声容限NMH来度量

的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：

阳=%一%

沟道长度调制：在理想状况下，处在饱和区的晶体管的漏端与源端的I电流是恒定的，并且

独立于在这两个端口上外加的电压。但实际上导电沟道的有效长度由所加的VDS调制：增

长VDS将使漏结的耗尽区加大，从而缩短了有效沟道的长度。

集肤效应：高频电流倾向于重要在导体的表面流动，其电流密度随进入导体的深度而呈指

数下降。

开关阈值：电压传播特性（VTC）曲线与直线Vout川in的交点。

有比逻辑：有比逻辑试图减少实现一种给定逻辑功能所需要的晶体管数目，但它常常以减

少稳定性和付出额外功耗为代价。在互补CMOS中，PUN（PullUpNetwork）的目的是当PDN

关断在VDD和输出之间提供一条有条件的通路。在有比逻辑中，整个PUN被一种无条件的

负载器件所替代，它上拉输出以得到一种高电平输出。这样的门不是采用有源的下拉和上

拉网络的组合，而是由一种实现逻辑功能的NMOS下拉网络和一种简朴的负责器件构成。

时钟偏差：我们一直假设两相时钟和CLK完全相反，或产生反相时钟信号的反相器的延时

为Oo但实际上，由于布置两个时钟信号的导线会有差异，或者负载电容可以因存储在所

连接的锁存器中的数据不一样而变化。这一影响称为时钟偏差，

流水线：流水线是一项提高资源运用率的技术，它增长了电路的数据处理量。我们在逻辑

块之间插入寄存器，这使得一组输入数据的计算分布在几种时钟周期中。这一计算过程以

一种装配线的形式进行，因此得名流水线。

电压传播特性（VTC）:一种逻辑门输出电压和输入电压之间的关系。

信号摆幅（Vsw）:最高输出电平VOH与最低输出电平VOL之差。

扇出：连接到驱动门输出端的负载门的数目。

扇入：一种门输入的I数目。

MOS品体管的阈值电压：MOS晶体管发生强反型时VGS的值。

体效应：MOS晶体管的J源极和衬底的电压不相等。

亚阈值：对于NMOS晶体管，当VGS低于阈值电压时，MOS晶体管已部分导通，这一现象称

为亚阈值。

闩锁效应：在MOS工艺内，同步存在的阱和衬底会形成寄生的n-p-n-p构造，这些类似闸

流管的器件一旦激发即会导致VD1）和VSS线短路，这一般会破坏芯片。

组合逻辑电路：在任何时刻电路输出与其目前输入信号间口勺关系服从某个布尔体现式，而

不存在任何从输出返回到输入的连接。

时序逻辑电路：电路的输出不仅与目前的输入数据有关，并且也与输入信号此前的值有关。

电气努力：一种门的外部负载与输入电容之间的比。

逻辑努力：对于给定时负载，一种门的输入电容和与它具有相似输出电流的反相器的输入

电容的比值

建立时间：在时钟翻转之前数据输入必须有效的时间。

保持时间：在时钟边缘之后数据输入必须仍然有效H勺时间。

寄存器：边缘触发的存储元件。

锁存器：电平敏感的器件。

触发器：由交叉耦合H勺门构成的任何双稳态元件。

3.2二极管

二极管结电容

/,m为梯度系数

3.3MOS晶体管

..1.长处：开关性能良好

寄生效应小

集成度高

制造工艺简朴

寄生效应小

集成度高

2.手工分析原则模型

1D=0forVGT<G

子工分析时注意，一般都默认为器件为短沟道，故在饱和区时Vmin一般取VDSAT。

3.开关模型

（a）电路图（b）在曲城上通过的路线

图327通过一个NMOS晶体管使一个电容放电：电路图（a）和/-〃曲线（b）。

晶体管的瞬态电阻等于（2D）,它可以从与1,轴的夹角看出

①等效电阻（过渡期间器件电阻H勺平均值）

②有关等效电阻的性质

电流正比于W/L,电阻反比于VWL;

VDD»VT+VDSAT/2时，电阻与电源

电压无关：

I电源电压接近电阻急剧增加;

4.M0S晶体管电容模型

栅源=栅源沟道+栅源覆盖栅漏=栅漏沟道+栅漏覆盖

CGSCGD

①消盖电容（构造电容）

②沟道电容

Lcff为有效栅长。在截止区时CGB独占沟道电容，VGS>VT后器件进入线性电阻区,

此时反型层的产生使CGB降为零，沟道电容由栅源与栅漏端平分；VDS足够大后，器件进入

饱和区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零。

工

止区(b)电阻区(c)tftWE

图棚至沟道的电容，以及工作区域对它在器件其他三个端口分布的影峋

OperationRegionGbJ%

Cutoff00

Triode0coxwL9frnC“WL-2

Saturation0(2/3)Gx忆正0

③扩散电容(结电容)

。C+C,.-C^AREA+5小PERIMETER

M

=qy+gK23Ho

总结：一般来说扩散电容口勺影响至多与栅电容相等，并常常更小些。因此栅电容起主

导地位c

5.寄生电阻

(a)串联电阻横R

图

接触电阻RcR&Q=与8口+"

源漏串联电阻>•

4.4导线模型

1.RC集总模型

互连模型:

RC集总模型

分布电容（用单位长度电容表示）

Vout

-0°工工工工工工总

驱动器

Driver

集总电容（L模型）

2.Elmore延时RC链

Elmore延时

RC链

2j

匕“与】

「

-WV—''丁

江

工

G1一

・.

节点N处的延时（总延时）“二£&2勺=，6即

t»IytIf=I

EDN=CIRI+C2SI+R?）+…+CN（RI+R2+…RN）

节点，处的延时（总延时）

3产。向+。2（刈+&）+•••+。（4+及+…号）

+（G+I+-+CN）（RI+R2+・B）

5.0对逻辑门H勺基本规定

“再生”特性：逻辑门H勺“再生”特性能使被干扰的信号能恢复到名义H勺逻辑电平

条件：合法区的增益不不小于1,过渡区口勺增益不小于1

再生特性不具有再生特性

5.2静态CMOS反相器概述

CMOS电路H勺特点

①噪声容限大

②逻辑电平与器件的相对尺寸无关（无比逻辑）

③稳态时，输出具有有限电阻

④输入电阻极高

⑤静态功耗小

5.3CMOS静态特性

1.开关阈值

注意VM与Wp与Wn的比值成正比，但其实变化并不敏感，VM=O.5VDD时Wp/Wn=3.5

2.影响传播特性的原因

①VDD产生口勺增益

2.50.2

/(V)

(a)降低匕Q改善了增益(b)对非常低的电源电压传输特性变差

减少VDD产生的影响:

..•・a.减少了能耗，但使门的延时增大

b.一旦电源电压与本征电压(阈值电压)变得可比拟，de特性就会对于器件参数(如晶体

管阈值)的变化越来越敏感

c.减小了信号摆幅，虽然协助减少系统内部噪声，但对外部噪声源更敏感

②工艺偏差

“好”的'IOS管是指：

沟道较短、较宽

桩氧较薄、器件阈值较低

③环境

温度上升时，％j,，传输特性发生变化。

5.4CMOS动态特性

1.减小门传播延时的措施

①保持小电容

②增长晶体管尺寸,注意self-loading!

③增长VDD,注意热电子效应！

2.延时公式

Delay-Rw(Cinl+CL)

延时公式J=咻-0+CL/CM)=70+/什)

With

f=CL/Cgin-effectivefanout

R=Run^V：Clf,^Cunl

tpo-0-69/?urt^Cun(j

注意等效扇出fR勺体现式，其为负载电容与输入栅电容之比

3.反相器链

反相器链的应用反相器链的级数N固定时的最优尺寸比

Cgi”.N+l

tp=tpl+tp2-pNyT,

•gi”J

延时方程含N-1未知数,CgM.2-CgEN,求这N・1个偏导数并令它们为0,可求得

反相器链延时最小时的条件：

CgingICgMj-CginJCginJ-A

■每级具有相同的等效扇出（CM/GJ/==岂皿=•••==小0=听

Cgtn.NCgtn.N-\Cfm.l\Cgtn.X

-每级尺寸是它相邻两个反相器尺寸的几何平均数Gw=/”尸£皿八

4.最优等效扇出与级数

由于每级等效应出相同均为了,因此：（N=F=CIC

J，g""In尸

每级等效扇出相同均为f=^F或反相器链的级数为

反相器的总延时为：小叫。（1+诉/力/"（再）

pp/Ih】/

最优级比：fop：=exp（l+〃几J（超越方程）

For/=0,

f°pt=e,N=lnF

Fory=1,

f叩产3.6

二般取r=4

了由工艺决定

5.5功耗、能量

1.动态功耗

①定义：电容充放电引起口勺功耗

②体现式

P=On1•C•V,•fn

avg飞―1Lddelk

・

01=h1m—n(N)

Pnf1N78N

其中N—8代表翻转活现性

注：通过变化器件尺寸并同步减少电源电压是减少能耗的有效措施

2.短路功耗

①定义：电源和地的直接通路引起的功耗

②体现式：/

注：峰值短路电流Ipcak取决于：a.器件H勺饱和电流，也即器件尺寸b.电源电压

c.输入输出的斜率之比

输出上升/下降时间大于输出上升/下降时间小于

输入的上升/下降时间时,输入的上升/下降时间时

短路电流较小短路电流较大

3.静态功耗

①定义：重要包括PX结反偏漏电和亚阈值漏电

②体现式：/

4.设计H勺综合考虑

总功耗：/

5.减小功耗的措施

①首要选择：减小电压

②减小开关电流

③减小物理电容

6.2静态CMOS设计

特点：①在每一时间（除切换期间），每个门口勺输出总是通过低阻途径连至VDD或VSS

②静态时，门H勺输出值总是由电路所实现的布尔函数决定（忽视开关周期内H勺

瞬态效应）

1.互补CMOS

①互补CMOS特点

....a.无比逻辑

....b.电源到地全摆幅，噪声容限大、鲁棒性好

....c.输入阻抗极高，输出阻抗低

....d.无静态功耗

....e.传播延时与负载电容以及晶体管的电阻有关、与扇入扇出有关

②开关延时模型

....a.晶体管尺寸

RJRP

JRPIP

2茗个24V

£士54洱HGnt

2V

4icL

RF

24工Gnt1

2I

注意串联尺寸加倍、并联尺寸不变的原则

丁

B-1][86

A^J[43

C106

D'g6

-------OUT：=D+A•(B+C)

AHP

B-I耳CT耳

....b.传播延时和扇入/扇出的关系

A-xjHC-X|H」与扇入的关系：平方关系

i因为电阻和电容同时增加

ATCI

a口与例出的关系：线性关系

BTc

3扇出值每增加1.相当于在负我上增加两个晶体管

cTc（一个一个的栅电容.

2PMOS.NMOS）

_

±

DTlc

1」与扇入及扇出的关系：

t=afl+3FP+aFO

利用Elmore延时模型计淬得；p23

tPHL=0-69KG+2c2+3C3+4CJ

传播延时在最坏情况下与扇入数的

平方成正比，因此延时迅速加大.

★接近输出端处的电容影响较大

③高速复杂门（减少延时口勺措施）

....a.加大晶体管尺寸

逐层加大晶体管尺寸（越靠近输出端尺寸越小，使越靠近电极端口勺电阻Rmin）

....C.优化晶体管次序（关键途径上的晶体管鸵近门的输出端）

....d.重组逻辑构造（减少每一级输入数，减弱输入与延时的平方关系）

F=ABCDEFGH

....e.加入缓冲器

f.减少电压摆幅（减少延时、功耗，但使下一级驱动电平减小，需要用敏捷放大器恢

5）

....g.采用不对称逻辑门

输入由L至H过渡时易于使输出翻转输入由H至L过渡时易于使希出翻转

应用在：只有一个方向的过渡是重要的时候，特别是动态电路中.

....h.设计输入端完全对称的逻辑门（减少不一样输入端驱动时延时的差异）

④逻辑链口勺速度优化

反相器延时：/p="o|1+f

一般逻辑门的延时：fp=tpoP/+

一般逻辑门归一至加的延时：（假设7=1）

d=p+h

/\

本征延时努力延时

逻辑努力电气努力=CoutlCin

d为归一化延时，p为归一化本征延时，g为逻辑努力，f为等效扇出（电气努力）,

h也被称为门努力

逻辑努力定义：对于给定的负载，一种门口勺输入电容和与它具有相似输出电流的反相

器的输入电容日勺比值

注：P、g与门的类型有关，与门日勺尺寸无关

UnitInverterA0I21AOI

22complexAOI

YA

~Y=A»B+CY=A»B+C・DY=A>(B+C)+D-E

r>B___

E»丫

>YA

—•B-D

D-

、

TAT&AT4BY

①丫汴：Y-

方：1H：=舟D4Jg__HC

T—Y

2A8

I?CH□、■■ER-Y

尼DT2

DT&t10

=6/3

gA=3/3gA=6/39AgA=5/3

P=3/3gG=6/3gB=6/39B=8/3

gc=5/3gc=6/3gc=8/3

g0=&3

p=7/3gD=6/3

p=12/3gE=8/3

p=16/3

如上图，g的求法为对应输入的总栅电容数/3,p的求法为输出端看进去的所有栅电容

数/3

分支影响

h=g・f

/_Cen-path+C或-的山f_Con-path

b

分支努力b>=l,无分支时b=l

多级电路

Delay=t(pi+gi-fi)7=1|

f(-on-path**"off'-path

c

hiin

第，级的努力：力产gj

路径的逻辑努力：G=g1g2...gN思考：尸？行2-无

路径分支努力：B=b,b2...bN

路径的电气努力：F=Cou/Cin

路径努力：H=nh^GFB

路径延时：。=Ed=S/ly+EPiy=1

利用逻辑努力确定速度最优时尺寸的步骤

口计算路径的努力：H=GBF

□求最优级数N-log4H

口计算一级的努力力;H"N

口画出具有这一级数（N）的路径的草图

□从任意一边开始，求出各级的尺寸：

A=Cou；glh

环节就这次考纲而言不需要记，但后来也许会需要，洋见P186

2.有比逻辑

①有效负载

（1）共、个晶体管+负教

VDD

（2）输出高电平VOH-VD

TD

Resistive

RPD>

Lo*dRl（3）■出低电平'OL-""--VDD

RPD、♦KL

（4）不对称的上升和下降时间

上升时间।tpLHS°-69RLCL

s

下降时间，tpHL0.69RpOWCL

（5）有静态功耗

②伪NMOS

假设VOL相对于驱动电压（VDD-VT）很小,

而VTn与VTP在数值上相等，

于是VOL可以近似为：

〃kDD^VTp\'VDSATpp'wp〃

u«〃（­）

GND

（推导过程必考）

基本特点：

1.n个输入端的伪I1MOS电路有n+l个管子；

2.%的比例影响传输特性的形状及反相器的值；

3.当驱动管导通时，总有一恒定的DC电流（静态功耗）；

4.当驱动管和负载管均不导通时，输出电压取决于管子的

次开启特性（亚阈值电流）；

5.噪声容限N”］比N〃H差很多；

6.应用场合：希望扇入扇出数少，晶体管数目少，

对低功耗要求不高的场合；

比较适合于以NOR为基础的结构。

改善措施：a.采用可变负载

b.采用差分串联电压开关逻辑(DCVSL)

■ss,

3.传播管逻辑

In

[1.5pnV025pmS2

VDD

&

0.5£

>。

0.5unV0.25pm.

时间［ns)

阈值电压损失引起下一级逻辑门的静态功耗

NMOS管Mn的阈值由于体效应而变高

基本特点：

..a.由NMOS晶体管构成，且成对出现

b.输入信号加在NMOS的栅端(G),以及源端⑸或者漏端⑻

c.无静态功耗(稳态时，VDD到GND不存在导电通路)

d,器件数目下降，从而减少r寄生电容

e.缺陷：存在阈值电压损失

①差分传播管逻辑

长处：a.构造简朴h具有模块化的特点

ANDNAND

②稳定有效的传播管设计

...........a.电平恢复器

•优点：使工处（高）电平恢复至全摆幅

•缺点：恢复晶体管附加了电容，在X处取电流

•有比（逻辑）问题

...........b.采用零阈值输出管

C.传播门

A---------------B

T

作用:

Exl.两输入多路开关

S为1时A传入，S为。时B传入

Ex2.传播门XOR

B

B为1时F为A的非，B为0时左边传递弱A,右边传递强A

6.3动态CMOS设计

1.动态逻辑基本原理

1

Out

((AB)+C)

-c

预充电Precharge(Clk=0)

求值Evaluate(Clk=1)

2.动态逻辑特点:

①无比逻辑

②全摆幅输出

③开关速度快（输入电容小，与伪NMOS相似）

④无静态功耗，但总功耗高于静态CMOS

⑤上拉改善，下拉速度变慢

@逻辑功能仅由PDN实现，晶体管数目N+2（面积小）

⑦需要预充电、求值时钟

⑧对漏电敏感，需要保持电路

3.动态门设计问题

①电荷泄漏（重要漏电流是亚阈值电流）

②电荷分享

QkW

.—•Out

B二°T0CA

ClkT毕嗔

动态电路中的电荷分享

③电容耦合（动态门驱动静态门，且输出位于高阻结点态）

ck4

DI=

AoT

=

o

BT

DIk

cT

动态NAND静态NAND

④时钟馈通（时钟输入与动态输出结点之间电容耦合）

时钟馈通

结果：1.使预充电正常情况下的反偏二极管发生正偏，从而使电子注

入到衬底；

2.闩锁效应。

4.多米诺逻辑

Out2

构成：动态逻辑+反相器

多米诺逻辑可以串联，数目取决于：在求值的时钟阶段，相串联H勺各级动态逻辑所能

传播H勺最大级数

特性:

□逻辑求值的传播如同多米诺骨牌的倾倒

□只能实现非反相的逻辑（所有的多米诺门均为非反相逻辑门）

□多米诺门为无比逻辑，但电平恢复电路为有比逻辑

□动态节点必须在预充电期间完成预充电（这限制了PMOS的最小尺寸）

□求值期间，输入必须稳定（对内。gic只能有一个上升的过渡）

□速度非常快：

・在多米诺门中，动态门后面的静态反相器可以设计成不对称：

因为在求值阶段，反相器的输入端只有1—^0的过渡

■输入电容减小：因而logicaleffort较小

■加大多米诺门中反相器的PMOS管可使反相器的VM上移

・可根据扇出（Fan-out）情况优化设计多米诺门中的反相器

□增加电平恢复电路可以减少漏电和电荷分享问题

7.0时序逻辑电路概述

存储机理：基于正反馈（静态）、基于负反馈（动态）

静态动态

正反馈

CLK

CLK±存储

n-I—>^-q

Ear

p—<>-n—1

T

CLK

信号可以“无限•'保持要求定期刷新

要求从存储电荷的电容中读出数据时不会干扰所

存储的电荷，因此要求通LL

态反相器）来读出数据

Latch（锁存器）/Registei,（寄存器）/Flip-flop（触发器）

□Latch□Register□Flip-flop

（以正电平透明为例）（以上升沿触发为例）任何由交叉耦合的门

当时钟是高电平时存入数据寄存器一般为边沿触发,形成的双稳电路，包括

当时钟是低电平时畏存数据通常由Latch构成.单稳、不稳（多谐振荡）

当时钟上升时存入数据.电路.

其余时间保持数据.

（注意概念背诵）

7.1锁存器

正电平灵敏锁存器负电平灵敏锁存器

PositiveLatchNegativeLatch

In—►DQ—►OutIn-►DQ—►Out

GG

tcLK

elk

InTxxHxxxxwojooooc历308妫0独族的00C

0"XMxx竺舛qwx

OutOutOutOut

stablefollowsInstablefollowsIn

Clk=0时Clk=1时Clk=1时Clk=0时

输出保持稔定愉出跟Hi输入施出保持稳定输出跟随输入

（维持）（透明）（维持）（透明）

1.时间定义

同时:

^cdreg+kdlogic券

Id：污染延时contamination

delay=最小延时minimum

delay

＞戏立时间I”:在时钟信号的上升沿到来之前,数掘输入维#稳定的时间

A娘片时间ihod在时钟信号的上升沿列来之后，数据输入维持艇定的时间

★如杲输入优号不满足I,u和ihoid的重求，扰可能字致数据布储的41Hx

A是迟时间ir：在I”和iMd都涡足要求的前提下，输入玳的数据在最年情况下

的传搞足时ir（相时于时针信号）之后被复制到哈出端

①研窕不一样步刻、一种信号所必须满足口勺条件：最短时钟周期

时序参数对同步系统的影响

（1）同步系统允许的最高时钟频率（允许的最短时钟周期）

②研究同一时刻、不一样信号所必须满足口勺条件：防追尾

2.多路开关型锁存器的管级实现

T

CLK

（1）尺寸设计容易

（2）晶体管数目多（时钟负载大因而功耗大）

②CMOS传播管开关

CLK_CLK

J-%・z僧市

D—।_T^QM

CLK

T

不重叠时钟

-

CLK(Non-overlappingclocks)

仅NMOS实现

（1）仅NMOS实现，电路简单，减少了时钟负载

（2）有阈值电压损失（影响噪声容限和性能，可能引起静态功耗）

7.2寄存器

维持时间：thold=0（高电平到来后T1关断，输入上的任何变化无法影响输出）

传播延时：tc-q=lpdtx+tpdinv（CLK高电平到来前，D已传至14,故高电平到来后

数据通过T3.16）

（注意掌握分析措施，必考！）

2.减小时钟负载口勺静态主从寄存器

是以牺牲稳定性为代价的

弱反相等

存在缺点：曰

⑴设计复杂性增加：反回传导

尺寸设计要保证能强制写入

（2）反相导通：

当△导通时，第二个触发器有可能通过传输门

T2的耦合而影响第一个触发器存储的数据.

建立时间：tsu=tpd_tx（CLK低电平时D只需要通过T1,12是一种小尺寸反相渊，旧

数据与新数据无法竞争）

维持时间：thold=0（高电平到来后T1关断,输入上的任何变化无法影响输出）

传播延时：tc-q=tpd_tx+2tpd_inv

3.传播管主从下降沿触发器

CLK-------X-------CLK

±

11J_L

TT

CLK

CLK

A.B点存在阈值电压损失

建立时间:tsu=tpd_tx+2tpd_inv（CLK高电平时D必须抵达B）

维持时间：thold=0

传播延时：lc-q=lpd_lx+lpd_inv

7.3静态SR触发器

有比CMOSSR触发器

VDD

iZi

M2]p—TM4

I-1Q

Q

「

KT心

CZ卜CLK

|Mi|——|M3

~

|

ST帆

「

x

♦无静态功耗

♦：♦晶体管尺寸的设计应能保证状态的正确翻转

MS、M6(M7.M8)尺寸要足够大

假如Q非的初态为1,那么M2应为导通状态：次态S为1,时钟上升沿到来后，仍未

关断口勺M2管与己经导通的CLK与S管会在Q点产生竞争：只有当CLK、S管尺寸较大、饱和

电流较大时，Q非才能尽快到0,从而使M4导通、Q为1.关断M2

7.4动态锁存器和寄存器

特点：①构造比静态锁存器、寄存器简朴

②由于漏电，需要周期刷新

③需要输入阻抗而的读出器件，“不破坏”地读信息

1.正沿触发的动态寄存器

CLKCLK

D

TIC1T工,?

CLKCLK=

解释：寄存器求值期间，clk=l,节点A处在高阻抗状态；维持期间，clk=O,节点B

处在高阻抗状态:

建立时间：tsu=tpd_Tl

维持时间:thold=0

传播延时：tc-q=tpd_Il+tpd_T21+tpd.I2

考虑时钟重叠的影响:

thold＞加.IMerlap（原有的输入数据2）应湎足保持时间要求）

注意，不管是0-0交荏还是1-1交/，都会产生短暂的从D到Q的直接通路。对于0-

0交叠，也即Q输出、下一刻QM要采样D,此时为了防止D传至B从而污染下一种数据，应

保证其届不到B；对于17交叠，也即下一刻T1关断、Q采样QV,此时为了防止【）传至A,

应维持其处在D的状态，也即加上维持时间（理想状况下上升沿一到来，T1直接关断，不

存在这样的麻烦）

2.C2MOS（时钟控制CMOS）寄存器

%DVDD