Analog集成电路设计知识点

Analog集成电路设计学问点

问：

为什么transistor设计74alefinger,而不是传统的1个gate?是不是增加

power?

比方说6个，那是不是等效6个transistor并联呢？

答：

1：假设电路仿真的话，可以等效，但是画完幅员的话，就要考虑这样和单纯并

联寄生的不同了，一般来说这样的寄生小一些，由于他的源漏共用。

2；usethemultifingerdevice,youcansharetheS/Dinadjacentdevice

问：

相躁图，在带宽后面会有很大的上翘的尖，为什么会这种状况呢，是spur还是

cp的各种效应照成的？

只是几十m的pH其他指标都还可以，hn的时候有70dbc,就是后面有个很大的

向上翘的尖，不知道为什么。

答：

1：假设是在带宽处phasenoise的psd向上翘，那是pll的jitterpeaking

引起的，或者说是pll环路zero引起的。

2：phasenoise在带宽处上翘，是由于pll环路设计的相位裕度不够。3：

对的，楼上说相位裕度的问题，其实我在测试的时候遇到过这样子的状况。有

的时候CP受到数字电路的干扰或者PLL内部有些模块消灭微振荡，也可能的。假

设是用spectreRF仿真出来，留意一下你的bias电路。4：假

设是环路参数有问题相位裕度不够，不会每隔一段频率就有一个上翘，

Mreferencespur倒是有可能，看看是在ref频率整数倍吗？

减小带宽；减小cp的失配：减小cp开关的电荷注入,可以肯定程度的抑制spur

问：

ADS和candence都可以做RFIC吗？有没有人都用过，我是专指CMOS工艺的.

答：

1：UsingADS,youmusthaveADSsimulationmodelfromfoundry.Butitis

seemedthatthesimulationresultsfromADSisalwaysbetterthanthose

fromCadenceSpectre.Inaddition,theCadenceismorelikelyIC

industrialstandardthanADS.

2：AgilentwsADSandCadence“sVirtuosocandotheRFICdesign.Ingeneral,

youshouldgetthefoundrywsPDKtohaveaquickstart

3：都可以，ADS是基于频域分析的，速度快，cadence是基于时域仿真的，速度

慢,但精度高,如spectreRFhspiceRFeldoRF

问：

如何用spectre计算电路在某段时间的平均功耗？

我寻常用hspice是这样算的:meastranpoweravgi(vvdd)*vddMfrom=5us

to=10us

能用spectre做到吗？

答：

1：可以阿，在SPECTRECACULATOR里面的函数功能对这两个波形进展处理，

用计算器里的clip和civerage函数。

2：多谢各位，但我用cist点击了波形后，再选average，再点击eval,但只是

算全部时间的平均值，怎么算从5us到10us的评价值啊？

问：

op的管子应当工作在什么区域？

我仿真的。P全部的管子都工作在cutoff区，但是增益和相位都是正常的,电路的

静态工作点我也没看出有什么特别，不知道是什么缘由，般管了应当工作在饱

和区才正常吧。

答：

普能电流太小了，亚阈值区工作了，亚阈值区可以工作的，争论好了可以发表的。

问：

spectre仿真怎么能得到两个信号相除的波形？

答：

1：左边有计算器，选好两个波形，点（除）就可以了。

2：用clip剪切波形后，最终ok了

问：

smicl8工艺中管子型号有两种，p33管和pl8管是如何区分使用的?p33管多用

在I/O口的设计中是吗？

答：

看你的电源电压，p33是3.3V的电源，pl8是1.8V的电源，依据电源电压选择

管子的模型。至于那些参数，其实弄懂了也没有什么意思，都是公式，你可以看

Berkeley的bsim3V3说明书，里头讲了不少相关内容。

问：

在用spectre仿ac时，所加的信号源vsin里有ACmagnitude跟Amplitude项，

个人对这两个参数理解是：ACmagnitude是指信号的有效值，假设Amplitude

为1.414V,则对应的ACmagnitude应为IV,不知这种理解是否正确?

答：

1：ACmagnitude是用来进展AC分析的输入量，一般给1,AV—>db:201gAV

而Amplitude是进展瞬态仿真的沟通正弦波信号峰峰值的一半。2：

我比较赞同后者的说法峰峰值的一半，也就是峰值。

问：

请问,cadence仿真中遇到的问题

spectre,out中，报的错：?/i7U（Q3CAerrorfoundbyspectreduring

hierarchyflattening

V3:waveformtypemustbespecifiedifanywaveformparametersare

given.4B3i*FcCF-qE2A“e+e

请问这个问题改如何解决？

答：

振荡器加个初始电位就可以了。

仿真PLL：那就加一个初始条件吧，同样也可以吧。

我也遇到过这样的问题，就是加的初始条件。

问：

请教：cadence中noise仿真中的几个参数的意义？

在cadence噪声仿真后，print噪声结果也就是“noisesummary...M菜单后,

列出的表中有很多参数的意义不太明白（例如fn,rd,id,...）

答：

fn是闪耀噪声，rd是电阻热噪声，id是管子热噪声。

问：

Cgd和Cdg有何不同？

请教各位大虾，在Cadence中仿真结果分析时会有Cgd关口Cdg,或者是Cgs和Csg

的选项，那它们的值又不相等，请高手解释它们有何不同？

答：

1：MOS管的四个极D、G、S、B共产生16各个不一样的电容，在特定条件下可

以无视一些

2：Cgd影响gate这点得load；Cdg影响feedforwardzero

3：Cgdrepresentstheeffectofthedrainonthegate,andCdgrepresents

theeffectofthegateonthedrain,intermsofchargingcurrents.There

isnoreasontoexpectthatthetwoeffectsarethesameingeneral.

问：

alien课本上甲类放大器的问题？

有三个问题：

1.Psupply中包括Vss*中，IQ从VDD流出可以理解，但是不是全部的IQ都流入

7VSS,还有一局部给了负载电阻，为什么

2.Vout（峰值）为什么为0.5CVDD-VSS）

3.Iout+为什么小于等于IQ,我觉得应当就是等于TQ

答：

1.第一个问题不是全部的IQ都流过Vss,单对于外电阻我们是不知道其大小的，

假设RL趋于无穷大，那么IQ就全部流过Vss,书上的算法用的是假设RL趋于

无穷大，即最大功耗。

2.第三个问题由于有静态工作点，所以Ml中肯定要有电流流过，所以lout肯定

小于IQo

3.其次个问题：Vout的最大峰值为0.5（VDD-Vss）即输入为正弦波时，输出的

振幅，这个电流1Q的设定也是为了使输出最大化，所需要的最小静态电流IQ。

然后就可以在电路图上面先选择一个器件，然后选择各支路，这样就是看电流，

输出项里面就会多出一个电流出来。

2：Outputs—》Tobeplotted—》selectedonschematic子菜单用来在电路

原理图上选取要显示的波形（点击连线选取节点电压，点击元件端点选取节点电

流）。

假设没有saveall,支路电流是不保存的，你在outputs-saveall里面设置一

下，看电流的时候点results-directplot-tran...,然后在电路上点管子

的端点，选完按esc。不过要留意，一旦保存全部支路之后，你的仿真结果会格

外大，要留意硬盘空间。3：

以前我看支路电流直接选中器件，仿真输出来看的。只是在仿真前弹出的提示

框选yes（保存），也从火没有调用过保存的电流文件，所以不知道该文件放在

simulation名目德哪里。

问：

lis文件中有mos管的电容参数如下：

cdtot2.0816f3.7299f

cgtot114.7453f136.4126f

cstot61.6131f73.3507f

cbtot35.9118f37.3757f

cgs105.5277f129.0763f

cgd2.0501f3.5463f

cdtotcgtotcstotcbtot这几个分别是什么电容?

我只知道模型一般有gcite-s%gate-dsgate-bulk、d-bulk>s-bulk电容

答：

就是各端等效总电容。如：Cgtot就是gate端total电容。

问：

何为网表？

答：

网表可以理解为文本化的电路图，主要表示的是电路器件及其连接关系。

假设要看电路图的网表，跑模拟仿真会生成，或者File一一Export一一CDL生成。

就是电路的连接和流向。可自动生成。

指电路的文字描述方式，包括器件描述和拓扑连接描述。

问：

看到一个关于全差分运放仿真的测试电路。

请问一下在测试电路里面差分输入应当怎么写。是只用ac信号吗？那输出该怎

么写呢？

高手能不能把测试的spice写一下。

答：

1：用两个balun

2：cadence或者其他软件工具里面可以自己做一个balun（>

在hspice里面也可以编网表，无非就是利用：

Vcm二（V'n+Vp）/2

Vdm=(Vp-Vn)8

想明白这个道理，自然就可以写出肯定的网表。

问：

问拉扎维书48页问题？

被搅晕了，谁帮助解释一下，A和Vgs2-Vlh2的关系？

答：

1：这是由于3.37式中的(w/Dl/(w/l)2与过驱动电压Vgs-Vth之比不是两个相

互独立的量,其中一个确定，可以推出另一个,也就是说，(w/1)l/(w/l)2是关于

Vgs-Vth的函数.

2：同意楼上，外表上冲突，实际上是统一的

比方：

bc

a=----,a=-----,只要