高速流水线模数转换器中采样保持电路的设计

高速流水线模数转换器中采样保持电路的设计摘要：本文设计了一款应用于12位100MHz流水线ADC中的采样保持电路。详细分析了采样保持电路的理论基础，讨论了影响采样保持电路的各种非理想因素。基于理论设计参数，利用Matlabsimulink工具对整体的电路进行行为级仿真，验证了本次设计的合理性。基于0.18µm工艺，在5V的电源电压下，选择电容翻转型采样保持电路结构，对比几种运放结构，设计了一种高增益、大带宽的增益提高型运放。设计了一种两相非交叠时钟产生电路提供电路所需非交叠时钟和下降沿提前时钟。为了提高电路精度，设计了一种栅压自举开关电路。在Cadencespectre环境下进行仿真，并将输出结果导入Matlab中做快速傅里叶变换（FFT）测试。结果显示，在采样频率为100MHz，输入信号频率为10.0097656MHz，幅度为2Vpp时，采样保持电路的输出波形无杂散动态范围（SFDR）达到90.8dB，总谐波失真（THD）达到-90.7dB，信噪比达到91.5dB，信号噪声失真比（SNDR）达到91.5dB，有效位数（ENOB）达到14.34bit。能够很好地满足本次设计12bit采样率100MHz流水线ADC的系统需求。关键词：流水线ADC；采样保持电路；行为级仿真；快速傅里叶变换DesignofSHAinhighspeedpipelineanalog-to-digitalconverterAbstract:Asample-and-holdamplifierisdesignedtobeappliedin12-bit100MHzpipelinedADC.Thebasictheoryofthesample-and-holdcircuitisanalyzedindetail,andvariousnon-idealfactorsthataffectthesample-and-holdcircuitareconsideredanddiscussed.ApplyingMatlabsimulinktooltoconductbehavior-levelsimulationoftheoverallcircuit,thecorrectnessofthefunctionisverified.Basedonthe0.18µmprocess,underthe5Vsupplyvoltage,aFlip-aroundsample-and-holdamplifiercircuitstructurewasselected.Comparedwithseveralopampstructures,ahighgain,widebandwidthgainboostopampwasdesigned.Atwo-phasenon-overlappingclockgenerationcircuitisdesignedtoprovidethetwophasenon-overlappingclocksandfallingedgeadvanceclockrequiredbythecircuit.Inordertoimprovecircuitaccuracy,abootstrappedswitchcircuitisdesigned.TheoutputresultofSHAhasbeensimulatedintheCadencespectreenvironment,andimportedintoMatlabforfastFouriertransform(FFT)test.Theresultshowsthattheoutputwaveformofthesample-and-holdcircuithasaspurious-freedynamicrange(SFDR)of90.8dBandtotalharmonicdistortion(THD)of-90.7dB.Thesignal-to-noiseratioandthesignal-to-noisedistortionratio(SNDR)reaches91.5dB,whiletheeffectivenumberofbits(ENOB)reaches14.34bit.Thefinalresultcanmeetthesystemrequirementsofthisdesignof12bit100MHzpipelineADCverywell.Keywords:PipelinedADC;SHA;behavior-levelsimulation;fastFouriertransform1绪论1.1研究目的及意义自第一块集成电路电路诞生以来，几十年来集成电路产业得到了迅速的发展。晶体管的特征尺寸不断减小，单个芯片的集成度越来越高。如今在数字芯片方面，台积电七纳米工艺技术已经在华为、苹果等公司的手机电子产品芯片中得到应用，三星五纳米工艺也应用于高通基带芯片中，芯片实现了比往代更加强劲的性能。数字芯片与工艺节点的正相关关系，意味着工艺节点的不断进步使数字芯片的性能得到飞速的提升；同时，数字信号处理算法的功能日益强大，可以通过硅片实现具有复杂功能的数字电路，各种高新技术产品数字化的趋势不断加深。然而在我们的现实生活中，绝大多数信号如声音、压力、温度等，都是在时域连续不断变化的模拟信号，无法被计算机直接识别处理；所以这就需要我们将其转换为能够被计算机处理的数字信号，该信号的特点是在时域离散。一般来说，对于一个信号处理系统，首先通过传感器将外界的各种物理信号转换为连续变化的模拟电信号，而模数转换器ADC(Analog-to-digitalConverter)作为连接模拟信号和数字信号世界的桥梁，能够将所采集的模拟电信号转换为数字信号，从而方便我们对信号的后续处理加工。对于不同的应用场景，人们开发了不同类型的模数转换器以满足应用需求。高速、高精度一直以来都是模数转换器的两个发展趋势。在各种模数转换器当中，流水线ADC在满足较高精度的基础上还可以获得很高的采样速度，因此一直是高速高精度ADC的理想架构选型，一般流水线ADC的精度可以做到16位。总的来说，流水线型ADC在速度和精度方面有较好的折衷。适用于无线基站、雷达等应用。采样保持电路位于流水线结构的前端，对模拟信号进行采样，方便后续电路对信号的量化处理。采样保持电路使得每级电路的处理彼此独立，保证了流水线ADC的高速吞吐率。同时，采样保持电路是流水线ADC噪声和失真的主要来源，因此设计一个性能优异的采样保持电路对整个流水线ADC的性能提升有着重要作用。1.2国内外研究现状及发展趋势如今，世界上高速高精度ADC产品市场基本被国外几家大公司所垄断，国内市场缺口很大，高性能ADC供不应求。在国外，业界大公司如ADI、TI、MAXIM等一直致力于推出功能日益强大的ADC产品。对于不同的应用场景，均有产品分布。目前各大公司的流水线ADC精度主要集中在12~16位，根据应用环境的不同，各种流水线ADC产品主要在速度、精度以及功耗指标方面进行折衷。在学术界，对于流水线ADC的研究，国外要比国内早，且成果较多。如图1所示为近五年来发表在ISSCC和VLSI上的流水线ADC论文数量，我们可知近年来流水线ADC的研究热度不减。该结构在高速高精度应用方面仍然具有活力。图1近五年来发表在ISSCC和VLSI上的流水线ADC论文数量图2为近二十年发表在VLSI和ISSCC上关于流水线ADC部分研究成果[1]，横坐标代表采样速率，纵坐标代表walden品质因子（FigureofMerit,FoM），waldenFoM越低意味着ADC的综合性能越好。从图中黑色趋势线可以看出FOM的频率特性曲线。从目前的趋势来看，品质因数正朝着不断降低的方向发展。然而在高频下，流水线ADC的FOM急剧增大，这也凸显了速度、精度和功耗之间存在的矛盾。图2近二十年发表在VLSI和ISSCC上关于流水线ADC的研究整体而言，国内学术界相比国际先进研究所的水平仍然存在很大的差距。尤其是在对最新技术的创新性研究方面，国内实力略显不足。采样保持电路广泛应用于模数转换器、图像读出、生物信号处理、无线通信等领域。如今采样保持电路的发展主要有三个方向，高速、高精度以及低功耗。在国际上，目前已有众多关于采样保持电路的研究。J.Deza等人基于InP工艺将采样保持电路的小信号输入带宽提升到50GHz[2]，还有团队如X.Li等人基用SiGe工艺同样来提升小信号带宽[3]，这两者工艺都采用开关射级跟随器结构，该结构的缺点是相对其他结构，电路功耗较大。与此同时，此工艺很难与CMOS工艺集成的缺点同样是限制该种结构应用的关键因素。与InP工艺中开关射级跟随器结构相类似，Dinc.H等人在CMOS工艺下采用开关源级跟随器结构的采样保持电路来满足超高速ADC的应用需求[4]，然而该电路的输入范围受到电源电压降低带来的限制。HeatherOrser等人提出了一种低压、低功耗、高采样率的采样保持电路，该工作基于对传统开关电容结构进行的改进，提出了一种开关切换cascode结构，在1.2V的电源电压下，采样率高达20GHz的同时，电路功耗比传统结构降低30%[5]。GregorTretter等人基于28nm工艺，首次利用频率补偿技术补偿开关电容结构低通特性，设计了一款应用于时间交织型ADC的超高速采样保持放大器，大信号带宽达到55GHz，小信号带宽比传统架构提高近30%[6]。MontreeKumngern等人设计了一款应用于生物医疗ADC的低功耗采样保持电路，该电路基于CCAS结构，功耗达到14.6µw[7]。MatiasJara等人对基于开关电容电路的电荷重分配型采样保持电路中的闪烁噪声进行了研究，分析了其与设计参数的关系，为设计早期评估噪声影响提供了新思路[8]。ShirinPourashraf等人对采样保持放大器的失调补偿进行了研究，提出了一种新的补偿方案，该方案比传统方案更好地缓解电荷注入和其他误差的影响[9]。J.E.Kim等人利用最小电容DAC控制技术减小保持模式通过采样开关的漏电流，进而提出了一种高线性度、宽温度范围的采样保持电路[10]。如图3所示为流水线ADC的原理结构图，采样保持电路位于每级流水线单元的最前端，对整个系统的速度和精度至关重要。由于每级都有采样保持电路，所以各级之间可以独立并行工作，ADC的转换速率不再取决于流水线级数，而仅仅取决于每一级的转换时间，ADC的数据输出效率得到了提升。在FLASH、SAR等中低精度ADC结构中，为了追求速度和节省面积功耗，采样保持电路主要为开环结构[11,12]。基于开关电容的采样保持电路通过带宽补偿之后速度能够达到InP工艺采样保持级别，同时在高精度和低功耗方面也有很好的应用。因此在流水线ADC中，采样保持电路一般基于开关电容电路，引入运放组成闭环牺牲一部分速度，来提高电路的精度性能。在运放的选择上，由于直流增益要求很高，所以一般选择两级运放或者增益增强型共源共栅运放，为了进一步提高电路的精度，通常引入栅压自举技术和CMOS开关。图3流水线型ADC原理结构图在应用于流水线ADC的采样保持电路性能和结构优化方面，国内也进行了很多有益的探索。陈红卫等在基于经典的电荷重分配型结构上，创新地提出了一种采样保持电路结构，通过增加充放电电路增加电容地充放电电流，缩短充放电时间，减小总的建立时间[13]。庞世甫等人设计了一款应用于高速流水线ADC中的追踪保持电路，采用电荷重分配结构，在3.3V的电源电压下采样速率达到300MHz，模拟输入带宽达到800MHz。在此基础上，对开关电容、MOS开关、孔径抖动进行了优化分析[14]。姜申飞等人设计了一款应用于10位80MHz流水线ADC的采样保持电路，基于电容翻转型结构，利用栅压自举开关和CMOS开关提高整体电路的精度，仿真结果表明无杂散动态范围（SFDR）达到84.9dB，ENOB达到10位[15]。周佳宁等人选择电容翻转型结构，采用增益增强型运放来减小电路噪声和误差。仿真结果表明无杂散动态范围（SFDR）为107.82dB、信噪比（SNR）为87.8dB、总谐波失真比（THD）为-105.2dB，功耗仅为11mW[16]。魏子辉等人将环型放大器应用于12位40MHz采样保持放大器，在简化设计的同时节省芯片面积[17]。陈振中等人基于65nm工艺，设计了一款全差分主从双通道超高速采样保持电路，利用输入缓冲器进行高频匹配，仿真结果表明在输入信号频率为1.2475GHz、采样频率为2.5GHz情况下，电路的无杂散动态范围为73.31dB，总谐波失真为-75.69dB，有效位数达到11.51位[18]。目前流水线ADC中还出现了很多新结构，如采用SHA-less结构[19,20,21]，移除采样保持电路或将其集成到第一级MDAC当中，以此达到更低的噪声和功耗。但是这种结构带来的动态失调和kickback非线性误差[22]会严重恶化输入信号的线性度。同时在减小电路偏斜，限制孔径误差方面采样保持电路发挥着不可替代的作用[23]。采样保持电路的好坏直接关系着流水线ADC的性能。其速度和精度指标限制着整体ADC电路的速度和精度，是设计关键所在。所以，本次研究设计了一款应用于高速高精度流水线ADC中的采样保持电路。1.3论文研究工作及结构安排本论文共分为五章：第一章对研究目的和意义、国内外研究现状和发展趋势以及论文总体的结构安排一一进行了阐述。第二章介绍了采样保持电路的基本原理和基本结构，对各种误差源从理论层面进行了详细论述，并对运放的结构进行了总结。第三章详细记录了采样保持电路各个模块电路的设计思路和过程，为实际的参数调试奠定基础。第四章为对仿真结果的分析和讨论。第五章为全文的总结和展望，对自己所做工作的回顾。1.4本章小结本章对本次研究的目的、意义，国内外研究现状和背景以及发展趋势进行了详细的阐述，明确了研究的方向。并对本次论文结构的安排做了规划。2采样保持电路理论分析2.1采样保持电路基本原理采样保持电路的工作过程主要分为两个阶段：采样和保持阶段。采样阶段输出信号跟随输入的变化，保持阶段输出端保持在恒定的电平。通过RC回路对电容进行充放电，实现上述的两个过程。从最基本的RC电路，到基于运放的采样保持电路，其精度实现了飞跃。采样保持电路基于采样定理[24]，利用时钟脉冲控制采样开关的关断与导通状态，从而实现时钟脉冲对输入信号的采样，如图4所示为采样过程的原理图。（a）（b）（c）图4采样过程图解（a）输入信号（b）采样时钟序列（c）采样信号只有满足条件，即采样频率大于信号最大频率的两倍，可保证在频域经采样的信号不会发生频谱混叠。通常我们将采样频率为输入信号频率2~3倍的采样过程称为奈奎斯特采样，而将超过输入信号频率3倍的采样过程称为过采样。2.2采样保持电路的性能指标采样保持电路的主要指标[25]如下：1）采样信号的输入范围（FS-FullScale）：指输入信号电压范围，通常等于差分输入信号的峰峰值。2）信噪比（Signal-to-NoiseRatio，SNR）：信噪比是指信号功率与噪声功率的比值，体现了一个信号的品质。这里的噪声是指除直流分量、基波以及各次谐波外，有效频带内的所有频率分量。可表示为 （1）对于一个精度N位的ADC，只考虑量化噪声，理论上能够实现的最大信噪比为 （2）3）信噪失真比（Signal-to-NoiseplusDistortionRatio，SNDR）：信噪失真比的概念与信噪比类似，是指信号功率与噪声功率叠加上各次谐波功率的比值。与SNR相比，在噪声功率的基础上增加了各次谐波功率，所以其数值低于信噪比，可表示为 （3）4）有效位数（EffcientNumberofBit，ENOB）：有效位数用来表征ADC实际所能达到的有效精度，通过信噪失真比计算得到。由于实际转换过程中会存在量化噪声之外的噪声，所以有效位数一般比理论位数低，可表示为 （4）5）无杂散动态范围（SpuriousFreeDynamicRange，SFDR）：无杂散动态范围是指信号基波功率与奈奎斯特频带内最大谐波功率的比值。一般通过对输出信号做频谱分析得出信号幅度与最大谐波幅度之间的距离即为SFDR，可表示为 （5）6）总谐波失真（TotalharmonicDistortion，THD）：总谐波失真是指有效频带内所有谐波功率之和与基波功率之比，反映了谐波失真对信号失真的影响。可表示为 （6）其中为第n次谐波信号的功率。2.3采样保持电路的结构自采样保持的概念被提出以来，基于不同工艺的采样保持电路不断涌现出来。大体上，可以将其分为开环结构和闭环结构。由于开环结构的精度性能较差，多见于只追求速度的应用中，而高精度场合一般多用闭环结构。因此，下面主要讨论工艺采样保持电路闭环结构。2.3.1闭环结构一种简单的闭环结构如图5所示。闭环结构的核心思想是利用负反馈来改善采样保持电路整体的精度。当采样开关闭合，整个电路处于采样阶段，输入端的运算放大器与采样电容构成单位增益缓冲器，采样电容上的电压跟随输入信号变化，即输出端信号跟随输入端变化。由于输出端运算放大器输入端满足虚短特性，开关MOS管的源、漏端皆为虚地，所以开关的沟道注入效应产生的电压变化为一恒定值，不再与输入信号有关，可以通过全差分的方式消除。开关断开，电路处于保持阶段，由于开关断开，采样电容记录下开关管断开前的瞬时电压值，并保持不变。同时，输出端运算放大器构成单位增益缓冲级，具备一定的驱动能力。闭环结构通过牺牲速度来换取精度，能够实现很高的精度。但是运算放大器的稳定性问题和电路的有限速度是该电路结构的主要不足之处。闭环结构可以看作一个负反馈两级运放，引入的极点会对整个系统的建立时间和稳定性产生影响。在闭环采样保持电路设计中，稳定性问题十分重要，必须进行仔细分析与设计，以使得采样保持电路不会因为工艺参数、负载电容和温度的改变发生太大的变化以至信号不完全建立或者环路不稳定。显而易见，潜在的不稳定性限制了闭环采样保持电路的速度，使其很难达到工艺允许的最高工作速度[26]。图5采样保持电路闭环结构2.3.2开关电容结构开关电容结构本质上也是一种闭环采样保持结构。但由于采样阶段不需要运算放大器参与构成闭环负反馈回路，可以达到很高的采样速度。利用两相不交叠时钟的交替工作也是开关电容结构能够获得很高的转换速率的原因。在保持阶段，采样电容与输入信号断开，与输出端运放构成单位增益缓冲器，用以驱动后级电路。与输入信号相关的电荷注入效应可以通过底极板采样技术消除[27]。开关电容结构主要有电荷重分配型（Charge-transferring）和电容翻转型（Flip-around）两种结构广泛应用于流水线ADC中。下面详细介绍这两种结构：1）电荷重分配型（Charge-transferring）结构：（a）（b）图6电荷重分配型结构原理及时钟时序图（a）原理结构图（b）时钟时序图电荷重分配型采样保持电路以及控制时钟电路如图6所示。其中、为两相非交叠时钟，、为下降沿提前到来的时钟。该电路由两个采样电容、两个反馈电容、运算放大器以及各个开关管组成。在相位，输入信号对采样电容进行充电，运算放大器两个输入端接到固定输入共模电平。同时，采样电容和反馈电容的一个极板也通过运算放大器的输入端接到。反馈电容的另一个极板接到固定输出共模电平。运算放大器两个输出端短接，以防止运放的输入失调或噪声使运放进入非线性区。在相位快结束的时候，提前关断运放输入端所接的共模电平，使得采样电容到地没有直流通路，这样可以消除沟道电荷注入效应与输入信号的相关性。而固定的沟道注入电荷可以通过全差分结构去除。在相位，采样电容的底极板相接在一起，使得采样电容上差分电荷转移到反馈电容上。运放此时处于负反馈状态，当时，输出端的差分信号值等于关断前的输入信号，电路处于保持状态。下面从定量角度分析电荷重分配型采样保持电路的工作过程。设运放稳定后输入端的电压分别为、，采样电容的底极板电压为，由于保持阶段采样电容底极板和顶极板都没有电荷泄放路径，根据采样和保持阶段电荷守恒有如下等式成立 （7）将运放视为理想运放，其输入端满足虚短特性，所以有，将上两式相减得到 （8）若，则有 （9）考虑到两个采样电容在采样保持前后电荷守恒，可得 （10）令，可得 （11）由上式可知，只要保证采样电容和反馈电容相等，且（通常保持阶段采样电容底极板会接到一固定电平），保持阶段运算放大器输入端的电压就与输入信号共模电平无关，仅由输出共模电平决定，而输出端接有共模反馈电路，所以运放输入共模电压为一固定值。因此，电荷重分配型采样保持电路可以处理共模电压变化很大的输入信号。2）电容翻转型（Flip-around）结构：图7电容翻转型采样保持电路原理结构图如图7所示，电容翻转型结构是开关电容采样保持电路的另一种结构。其同样需要两相不交叠时钟电路控制电路的运行，时钟波形与电荷重分配型相同。整体电路包括两个采样电容、一个运算放大器以及若干开关管。在采样相位，差分输入信号被采样到电容上，运放放大器输入端接在一固定电平上。提前关断，采样电容没有到地的直流通路，消除了与输入信号相关的沟道电荷注入效应的影响。在采样相位，采样电容翻转，变为反馈电容，与运算放大器构成负反馈结构。电容底极板直接接在运放输出端，输出端信号等于关断前的输入差分信号。电容翻转型采样保持电路的定量分析如下：设运放保持阶段稳定后输入端电压分别为、，根据采样保持前后系统电荷守恒，可得 （12）理想运放有，两式相减得到 （13）进一步地，将（12）中两式相加，可得 （14）所以运放采样和保持阶段输入共模电压的变化量为 （15）由上式我们可以得知，运放输入共模电压不仅与输出共模电压有关，还与输入信号共模电压有关。当两者不一致时，运放输入共模电压在两个阶段存在一定的变化，其原因是采样电容在翻转过程中共模和差模电荷都进行了转移，而输出端共模电压仅由输出共模反馈电路决定[28]。3）两种结构的比较电荷重分配型和电容翻转型是流水线ADC中采样保持电路的两种重要结构。具体比较见下表所示。首先，由于电容翻转型结构的反馈系数为前者的两倍，其运放的增益带宽要求只需为前者的一半，这意味着在相同性能的要求下前者运放的功耗也会更高。其次，电荷重分配型结构包含4个电容，因此面积和功耗消耗要更大。尽管电容翻转型结构的运放对输入共模电平范围要求相对较高，但鉴于以上面积、功耗等方面的诸多优点，本次设计采用电容翻转型结构。表1电荷重分配型和电容翻转型采样保持结构的比较性能指标电荷重分配型电容翻转型反馈系数增益采样阶段热噪声保持阶段热噪声运放输入共模电压与输入信号共模信号无关受输入信号共模信号影响功耗相同建立误差情况下，前者约为后者2倍2.4电容翻转型采样保持电路误差分析电容翻转型采样保持电路中的误差来源主要有采样开关、运算放大器和时钟。下面对这些模块中引入的误差进行详细分析。2.4.1采样开关非理想特性采样开关引入的误差主要包括三个方面：①开关导通电阻非线性误差②沟道电荷注入效应③时钟馈通效应1）开关导通电阻非线性误差采样开关一般用MOS管实现，通过栅端控制MOS管通断来传输信号，开关MOS管传输信号时工作在线性区。对于NMOS管，其导通电阻为。由栅源电压和阈值电压变化引起的导通电阻非线性变化。此外，采样开关和电容组成的低通网络有限带宽。这些问题都会导致输出信号产生谐波失真。因此，要减小开关导通电阻引起的误差必须要减小其导通电阻并提高开关导通电阻的线性度[31]。一般可通过栅压自举开关提高导通电阻的线性度。2）沟道电荷注入效应沟道电荷注入效应是MOS采样开关的另一个重要误差源，如图8所示。当MOS管关断的瞬间，积累在沟道中的电荷会注入到MOS管的源漏端。注入到输入端的电荷不会对输出产生影响，而注入到输出端的电荷则不可避免地进入采样电容，从而引起采样电压误差。决定了采用电压误差的大小，而通常的大小与输入信号有关（输入电压减小，沟道电荷量增加，引入的采样电压误差越大）。图8沟道注入效应原理图一般消除沟道电荷注入效应的方法主要有两个：①对称CMOS开关消除法②底极板采样技术。对称CMOS开关将N、P型两种互补MOS管结合起来，电性相反的两种电荷沟道注入之后相互抵消。为了最大程度消除沟道注入电荷效应，需满足 （16）底极板采样技术在之前采样保持电路结构已有详细介绍，这里不再赘述。3）时钟馈通效应时钟馈通效应是另一个采样开关在关断时引入的误差源，如图9所示。在采样开关关断瞬间，栅极时钟存在从高电平到低电平的跳变过程。这个过程通过栅端和漏端的寄生电容耦合到采样电容上，导致采样电压信号产生误差。时钟馈通效应引起的误差跟时钟信号的大小有关。时钟馈通效应所引起的误差电压为 （17）由于时钟信号为一固定电平，所以可以通过全差分的方式消除这种误差。图9时钟馈通效应原理图2.4.2KT/C噪声在采样保持电路的前端，采样开关和采样电容构成了一阶低通RC网络。开关管的导通电阻存在热噪声，热噪声电压随着输入信号储存在采样电容上。在高精度采样保持电路中，KT/C噪声限制了电路的性能。要降低KT/C噪声，需增大采样电容值，然而大的电容会影响电路的速度。因此在选取采用电容时需要权衡速度和精度这两个指标。2.4.3与输入信号相关的关断时刻理想的时钟边沿十分陡峭，一般认为时钟下降沿到来管子就会关断。然而实际时钟边沿存在一定斜率，开关管关断需要满足栅源电压低于阈值电压条件。假设阈值电压为固定值，因此，关断时间随着输入信号变化，如图10所示。与输入信号相关的关断时间使得实际采样相和保持相之间的切换过程并不是瞬时完成的，存在一种瞬态误差。图10与输入信号相关的关断时刻下面分析与输入信号相关的关断时间对输出电压的影响。假设输入信号为，在时间内，其变化很小。则在时，可表示为 （18）输出信号可表示为 （19）由上式可知，输出信号中引入了二次谐波失真 （20）其中，为时钟下降沿斜率，为输入信号幅值，为正弦信号的角频率。对于输入信号幅值为1V，信号频率的情况，若时钟摆幅为5V，下降时间为0.2ns，则二次谐波幅度为-44.04dB，这个较大的失真会影响采样保持电路的精度。减小与输入信号相关的关断时间引起的二次谐波失真主要有以下几种方法：①时钟边沿尽可能陡峭②使开关控制电压跟随输入信号，即栅压跟随技术③采用底极板采样技术。2.4.4时钟抖动由于时钟周期存在相位噪声、采样噪声、电源噪声等非理想因素，时钟的周期不再为恒定值，有一个细微的随机变化，这个变化称为时钟抖动（Jitter）。时钟抖动是限制ADC速度和精度来源之一[32]。采样过程会因时钟抖动产生一个偏移误差，其值为实际采样值减去理想采样值。引入Jitter噪声，系统的信噪比降低。以正弦输入信号为例进行分析[33]，如图11所示。图11时钟抖动误差采样时钟的时钟抖动会使采样信号发生一定偏移，使本该采样的值发生改变。假设正弦输入信号为。则当时 （21）时钟抖动导致的最大偏移量为 （22）对于N位精度的ADC，要求时钟抖动所产生的误差必须远小于量化台阶1LSB，即，所以 （23）由上式可知，ADC精度、输入信号频率越高，对时钟抖动的要求越高。2.4.5运算放大器非理想特性运算放大器是采样保持电路的重要组成部分。运算放大器增益、带宽以及摆率等方面的性能直接影响着采样保持电路的输出精度和建立速度。由于实际运算放大器存在有限直流增益、有限单位增益带宽等误差，因此必须小心考虑运算放大器的性能指标以满足设计要求。下面对运算放大器非理性特性进行详细分析。1）有限直流增益由于实际运算放大器的直流增益为有限值，最终稳定的输出电压存在精度误差。对图所示电容翻转型采样保持电路，考虑运算放大器有限直流增益，运用电荷守恒原理可得 （24）其中、为保持阶段运算放大器输入端电压，为运算放大器直流增益。由以上三式联立解得 （25）其中为反馈系数，对于电容翻转型采样保持电路 （26）当满足时，。为了留足设计裕量，保证运算放大器的精度，有限增益要求增益误差小于，即 （27）其中精度位，由上式计算得到运算放大器的直流增益至少应大于84.3dB。考虑到输入端寄生电容的影响，实际反馈系数小于1，所以实际设计时运算放大器的直流增益应该做到尽可能大。2）有限单位增益带宽在保持阶段，运算放大器与采样电容构成闭环系统。输出电压信号的建立过程可以看作是闭环系统的阶跃响应。闭环运放的-3dB带宽限制了闭环运算放大器系统的建立速度。由闭环运算放大器的单位增益带宽可以推知其-3dB带宽。实际运放的单位增益带宽是一个有限值，因此需要一定时间才能使输出电压达到给定的精度，一般认为半个时钟周期之内完成建立过程[34]。其信号建立过程如图12所示，分为压摆区和线性建立区。通常，一个性能优良的运放压摆区与线性建立区的时间占比为1：3，即压摆区时间为，线性建立区时间为。图12运放的建立特性假设运放为单极点系统，其输入输出特性为 （28）其中，为时间常数。由上式可得建立误差 （29）同样，建立误差需要满足小于， （30）进一步可得 （31）其中为小信号线性建立时间，为运放对负载电容充电的时间常数，其表达式为 （32）因此，可得 （33）又，时钟周期为10ns，计算可得理论上。在实际设计中受寄生电容的影响，应该尽量大些。3）压摆率压摆率是衡量运算放大器大信号建立速度的一个重要指标。全差分输出的压摆率为 （34）根据压摆率要求可以确定运算放大器的其他相关参数。4）运放的失调运放失调作为一种常见的误差，广泛存在于各种运算放大器中。对于一个理想的运放，我们认为当输入端不加输入信号时，输出端没有信号输出。然而，在实际的工艺制造过程中，由于器件失配等因素，导致输出不为0。我们将这种误差等效到输入端，称为运放的输入失调。在采样电容电荷转移的过程中，运放的输入失调会使得转移电荷出现偏差，导致一部分电荷损失，产生一定程度上的失真。运放失调对传输函数的影响如图13所示。图13运放的失调运放的失调使得传输函数产生一定量的偏移，如果输出电压超出所能处理的电压范围，会造成失码。为了解决失码问题，在流水线ADC中通常引用数字校准技术[35]。2.5全差分运算放大器概述2.5.1简单单级全差分运算放大器简单运放是运算放大器中最基础的结构。套筒式共源共栅运放和折叠式共源共栅运放都是在简单运放的基础上发展而来的。因此在这里先简要介绍一下简单运放结构。图14简单单级全差分运放简单运放又称为五管差分对，如图14所示。输入差分对管为M1、M2，差分输入能够很好地抑制共模噪声和电源噪声。M3、M4管为电流源负载，电流源负载能够在最大化增益的同时，提高输出电压摆幅。M0管为尾电流源，提供运放管子的偏置电流，负载为电容CL。在实际应用中，简单运放结构并不常见，其增益有限，一般只有10到30之间。2.5.2套筒式共源共栅运算放大器套筒式共源共栅运放是对简单运放结构的一种改进。简单运放的增益小的原因是输出阻抗不够大，因此可以引入套筒式共源共栅结构来提高输出阻抗，进而提高增益。如图15所示，M1、M2为输入差分对管，M3、M4为共源共栅管，M5、M6、M7、M8为共源共栅负载，M0为尾电流源。其直流增益为 （35）其中，、、分别为M1、M3、M5管的跨导，为各晶体管小信号输出阻抗。简单运放结构的输出阻抗约为，而套筒式共源共栅运放的输出阻抗约为，后者约为前者的倍。所以，套筒式共源共栅运放的增益在简单运放的基础上提升了一个晶体管的本征增益倍数（一般为10到30倍）[36]。所以套筒式共源共栅运放的增益可以达到。但是套筒式共源共栅结构一个明显的缺点是输出摆幅明显地受到了堆叠晶体管漏源电压的限制。如果栅压选择适当，对于全差分输出，可得最大输出摆幅为 （36）其中，为第i个管子的过驱动电压。下面分析套筒式共源共栅运放的频率响应特性。套筒式共源共栅运放主极点对应输出端节点，其表达式为 （37）M1漏端和M3源端相接的节点为套筒式运放第一非主极点，其表达式为 （38）其中为M3管栅端和源端之间的电容、为M1管栅端和漏端之间的电容、为M3管源端和衬底之间电容、为M1管漏端和衬底之间的电容。通常情况下，这些寄生电容都较小，而且NMOS管的跨导较高，第一非主极点位于较高频率处，远离主极点。因此，有较高单位增益带宽的套筒式共源共栅运放系统是相当稳定的。套筒式共源共栅运放的单位增益带宽为 （39）由上式可知，单位增益带宽只取决于输入差分对管跨导和负载电容。因此可以在输出摆幅允许的情况下，提高输出阻抗。从而在保证单位增益带宽的同时，提高运放直流增益。图15套筒式共源共栅全差分运放在低频下，套筒式共源共栅运放的输入参考噪声为 （40）由上式可知，通过增大输入差分对管M1、M2的跨导，或者减小M7管的跨导可以降低运放的噪声。套筒式共源共栅运算放大器的转换速率为 （41）其中为M0尾电流管的电流。套筒式共源共栅运放可应用于高速低功耗场合，为了达到较高的增益，堆叠了共源共栅管，因此输出电压摆幅受到了限制，因此一般不用于低电源电压应用场合。套筒式共源共栅运放的另一个缺点是输入与输出很难直接相接构成单位增益缓冲器，这是由其输入共模电压范围与输出共模电压范围决定的。2.5.3折叠式共源共栅运算放大器套筒式共源共栅运放的缺点是输出摆幅较小以及输入很难与输出短接。为了降低这些不利因素，可采用折叠式共源共栅运放，其是简单运放的另一种改进结构，如图16所示。图16折叠式共源共栅全差分运放折叠式共源共栅运放的直流增益为 （42）从上式可知，与套筒式共源共栅运放相比，折叠式共源共栅运放的直流增益中存在这一并联项，因此增益相对较低，一般为套筒式结构增益的，原因是M9流过了输入差分对管和共源共栅器件的电流减小了输出阻抗[37]。另一方面由于电路包含四条支路，所以功耗相对套筒式结构要大。相对于套筒式共源共栅运放，折叠式结构的一个优势在于其较大的输出摆幅 （43）由上式可以看出，折叠式共源共栅运放的单端输出摆幅比套筒式共源共栅运放要小一个过驱动电压。下面讨论折叠式共源共栅运放的稳定性。其输出节点所对应的极点为主极点，其表达式为 （44）M9漏端的折叠节点对应的极点为第一非主极点 （45）其中，为M7管的跨导，为M7管的栅源电容，为M7管源端和衬底电容，为M9管源端和衬底电容，为M1管漏端和衬底电容，为M9管栅端和漏端电容，为M1管栅端和漏端电容。由上式可知，折叠式共源共栅运放折叠节点的寄生电容较大，相较于套筒式共源共栅运放，第一非主极点值较小，离原点较近，稳定性不如套筒式结构好。折叠式共源共栅运算放大器的转换速率为 （46）其中为M10管的电流。在低频下，折叠式共源共栅运放的输入参考噪声为 （47）由上式可知，通过增大输入差分对管M1、M2的跨导，或者减小M3、M9管的跨导、可以降低运放的噪声。与套筒式结构对比，其输入参考噪声更高一些。此外，折叠式共源共栅运放的输入共模范围的界限可以达到电源电压。以NMOS管作输入差分对管的折叠式共源共栅运放输入共模电压上限可高至电源电压VDD，以PMOS管作输入差分对管的折叠式共源共栅运放输入共模电压下限可低至GND。因此，不受输入共模范围的影响，可以将折叠式共源共栅运放的输入输出短接成单位增益缓冲器。2.5.4增益增强型运算放大器目前最新的CMOS集成工艺技术已经进入深亚微米级别，单个MOS管的本征增益降低，尽管利用共源共栅结构能够有效地提高直流增益，但还是偏小。套筒式和折叠式共源共栅运放提高增益的原理都是基于输出阻抗的提高。层叠的共源共栅管越多，输出阻抗越大，增益越高。由于层叠的晶体管会影响输出摆幅，层叠的共源共栅结构一般不超过3层。而增益提高技术是另一种通过提高输出阻抗来提升直流增益的方法。其能够在不层叠晶体管的情况下提高输出阻抗，因而这种方法不会影响输出摆幅。其原理如图17所示，通过加入辅助运放来提高输出阻抗，增大后的输出阻抗表达式为 （48）与简单共源共栅运放相比，增益提高型运放的输出阻抗提高了倍，即辅助运放的放大倍数。图17增益提高型运放原理图基于以上原理，我们将其应用于共源共栅运放结构中，以套筒式共源共栅运放为例，如图18所示。其直流增益为 （49）假设辅助运放增益，显然，相比于普通共源共栅运放，直流增益增大了倍，增益增强型运放的单位增益带宽仍然为 （50）增益增强型共源共栅运放能够在不改变单位增益带宽和输出摆幅的情况下，提高增益。由于加入辅助运放会引入极零点对和重极点，使得运放的速度有所下降。可以通过仔细分析主运放和辅助运放的频率特性将其对整体运放稳定性和建立速度的影响降至最低。关于运放的设计在之后的章节会详细讨论。图18增益提高型共源共栅全差分运放2.5.5两级运算放大器在普通共源共栅结构中，增益和摆幅是一对相互矛盾的指标。然而，在某些高增益、大摆幅的应用场景中，共源共栅结构不能满足要求。因此，可以采用两级运放结构。两级运放的增益可以达到很高，同时输出摆幅也很大。但是由于稳定性问题，通常都需要进行密勒补偿。如图19所示，为密勒补偿电容，两级运放通过将两个单级运放级联而成，为了获得高增益，第一级运放可以采用共源共栅运放结构，第二级运放可以采用电流源为负载的共源级提供大摆幅。其直流增益为 （51）两级运放的主极点由密勒电容决定，其表达式为 （52）两级运放输出端节点所对应的极点为第一非主极点，其表达式为 （53）由以上两式可知，由于密勒补偿，第一非主极点与主极点的距离相距较远，因此能够获得较高的相位裕度。通常两级运放的第一非主极点要比套筒式或折叠式共源共栅运放小，所以其稳定性不如共源共栅运放，其单位增益带宽为 （54）由上式可知，增大或者减小密勒补偿电容可以增大单位增益带宽，但为了更大的相位裕度，必须适当增大密勒补偿电容。因此，密勒电容的值应该仔细斟酌选取。图19两级全差分运放两级运放的输入参考噪声为 （55）由于第二级放大器等效到输入端需要除以第一级增益，所以，第二级贡献的噪声可以忽略。两级运放的转换速率为 （56）其中，为尾电流值，为第二级运放的偏置电流值。在高频段，电源噪声通过M5的栅源电容和密勒电容耦合到两级运放的输出端，此时两级运放的电源抑制比较低。2.6本章小结本章对采样保持电路的相关理论进行了详细分析。首先介绍了采样保持的基本原理、性能指标，接着对电荷重分配型和电容翻转型两种采样保持结构进行阐述。分析了采样保持电路中的各个误差源，最后对运算放大器的结构进行了概述。3采样保持电路的设计与实现3.1采样保持电路整体结构的确定考虑到电容翻转型采样保持电路在面积功耗等方面的诸多优点，本次设计采用电容翻转型结构作为整体电路架构。其中，运算放大器采用增益增强型共源共栅结构，采样开关用栅压自举技术，在降低电阻值的同时提高阻值的稳定性，减小谐波失真。为了减小电路的总面积，电路中的其他开关用CMOS互补开关来实现。此外，为了稳定全差分运放的输出共模电平，设计了一种开关电容共模反馈电路。整体电路设计原理图如图20所示。图20采样保持整体电路设计原理图3.2采样电容的确定采样电容的选取需要综合考虑多方面的因素。首先是电路热噪声的影响。热噪声的引入会使采样信号产生误差，降低采样保持电路信噪比。减小热噪声影响的方法是增大采样电容。尽管这种方法还有利于减小电容失配[38]，但如果电容值过大，这种方法消耗更多芯片面积和功耗的同时，还将降低采样保持电路的采样速度。因此，合理地选择电容值对整个采样保持电路的性能十分重要。下面从量化噪声和电容不匹配的角度来考虑电容的取值。3.2.1量化噪声的考虑电容翻转式采样保持电路的噪声分析等效电路模型如图21所示[29]，图中只示出了单端结构。通过一个噪声电压源与电阻串联来模拟开关的热噪声，为运放输入端等效参考噪声电压。图21电容翻转式采样保持电路噪声等效电路模型（a）采样阶段（b）保持阶段采样阶段噪声等效电路模型如左图（a）。运放不参与信号的采样，此时运放的噪声不会对信号值产生影响，因此主要考虑开关导通电阻热噪声的影响。由于电阻加倍，电阻和采样电容组成的低通滤波器截止频率降低一半，虽然噪声谱密度为原来的两倍，噪声功率仍然是。根据叠加原理，又是双端采样，所以采样电容上叠加的热噪声 （57）保持阶段噪声等效电路模型如右图（b）。运放、采样电容和开关构成单位增益负反馈环路。此时的噪声主要是开关热噪声和运放热噪声，两者是非相关的。由于此时运放的输入端对共模信号虚地，故开关热噪声直接会叠加到运放输出端。保持模式下，开关电阻所贡献的热噪声。随着频率升高，运放增益下降，使得运放输入端不再能等效为虚地，最终当频率达到单位增益带宽之后，热噪声将受到衰减。此时开关在输出端的噪声谱密度可表示为 （58）其中，为运放的单位增益带宽，假设,则整个电路开关热噪声在输出端的输出功率为 （59）运算放大器的输入噪声功率可以用如下公式计算[37]， （60）其中，为运放的噪声系数，为晶体管的热噪声过量噪声系数。对于组成单位负反馈环路的运放，输出端等效噪声功率等于输入端噪声功率乘以闭环运放带宽的倍[40]。因此，运放输出端等效噪声功率为 （61）由于电容翻转式电路反馈系数为1，所以，所以上式可化为 （62）综上所述，电容翻转式采样保持电路总的输出端噪声功率为 （63）典型情况下，采样时间常数，故有。因此上式中第一项远小于第二项，即保持阶段开关热噪声可以忽略。为了方便计算，粗略取，。所以电容翻转式采样保持电路总的输出端噪声功率可近似表示为 （64）在流水线ADC中，系统噪声主要来源于采样保持电路和第一级的MDAC模块[39]。每一级流水级MDAC模块的噪声来源主要有采样开关的热噪声和运放的热噪声。对于采用开关热噪声，主要考虑采样阶段，同前所述分析，。对于运放输出端的噪声功率，可表示为[28] （65）其中，为运放闭环反馈系数，对于一个n位的流水线ADC来说，其值为。将输出端噪声功率等效到输入端可得 （66）同样近似取，，假设第一级流水线有效位数为3，可以得到 （67）所以第一级MDAC模块的噪声功率可表示为 （68）由前所述，整个ADC系统的总噪声功率为采样保持电路输出端的总噪声功率与第一级MDAC模块所产生的噪声功率之和。为了计算方便，取采样保持电路中的采样电容与第一级MDAC的采样电容相同，并且它们的负载电容也相同（尽管实际过程中可能会有所差异）。同时在这里假设负载电容和采样电容相同，因此系统总噪声功率可表示为 （69）又根据ADC系统信噪比的定义，要达到12位精度，必须满足 （70）其中，为输入信号范围，其值等于输入信号的峰峰值。所以，取温度为室温，根据上式计算得到采样电容的取值为1.3pF。3.2.2电容不匹配的考虑电路中电容取值不当所引起的不匹配也会导致电路精度误差。其来源主要有有限光刻精度和平面电容两极板间不均匀的氧化层厚度[38]。其相对电容误差可表示为 （71）其中，为由于氧化层厚度不均匀引入的误差，为光刻精度有限引入的误差。对于12位的ADC而言，相对误差标准要求很高，对于较小的电容值，工艺的电容精度可能还达不到上述精度，所以，电容取值应该相对较大，以放宽对于工艺的要求。有时候往往电容值的准确度没有电容比的准确度重要，对于需要匹配的两个电容，其电容比可表示为 （72）由上式可知，只要满足两个电容的误差都很小且相对电容误差值相等，两个电容的匹配程度就可以达到很高。减弱光刻引入的误差可以用一系列等值小电容替代原来的单个电容，而氧化层厚度的影响可以通过将电容放置在几何质心位置消除[38]。此外，还可以通过数字校准算法降低电容失配的影响[41,42]。3.3采样开关的设计3.3.1栅压自举开关的设计由前面小节分析可知，采样开关的性能对采样保持整体电路的精度和速度十分重要。为了降低开关电阻非线性、沟道电荷注入效应以及时钟馈通效应等因素对采样精度的影响，需要尽量降低开关导通电阻的同时提高开关导通电阻的线性度。增大采样开关管的宽长比可以降低导通电阻值，然而过大的宽长比会使得时钟馈通、沟道电荷注入等效应更加显著，同时开关管的寄生电容也会使得采样电容上储存的差分电荷产生偏差。因此，采样开关的宽长比应该仔细考虑，兼顾速度和精度两方面。此外，为了让导通电阻足够低，开关管栅源电压通常设为固定电平。通过栅压自举技术使得栅源电压不随输入信号而变化，沟道导通电阻近似不变。在本设计中，采样阶段导通的开关和均采用栅压自举开关实现，考虑到速度的限制，开关管均采用最小沟道长度。栅压自举技术的等效电路原理图如图22所示。在相，电源电压和地电位接到两端，电容充电到。M0的栅端接到地电位，输出与输入之间的通路被关断。在相，电容接到M0的栅源端，因此此阶段M0晶体管的栅源电压恒定为，开关M0导通，输出跟随输入信号变化。实际过程中考虑寄生电容的影响，根据电荷守恒原理有 （73）所以在相栅端实际的电压 （74）相对应于实际采样相，因此在采样阶段实际栅源电压要稍小于电源电压，要仔细考虑寄生电容的影响。为了降低寄生电容的影响，在设计中晶体管采用最小沟道长度进行设计。图22栅压自举技术原理一种传统的栅压自举开关电路如图23（a）所示。其工作原理如下：当CLK时钟信号为低电平时，CLKN信号为高电平。a点电压升至VDD+VCLK，b点电压升为VDD。此时，M2、M5导通，c点电压由于电容C3充电升至VDD，d点电压拉至低电平。e点为M6、M7所组成的反相器输出端，其电压为VDD，此时栅源电压不足以使M8导通。M10、M11栅极所加高电平，处于线性导通状态。低电平通过M10、M11加在M0、M1的栅极上，使得采样开关M0处于截止状态，输入和输出信号之间的通路断开，输出不跟随输入信号变化。这个阶段称为保持阶段。当CLK时钟信号为高电平时，CLKN信号为低电平。此时a点电压降为VCLK，使得M2、M5截止，e点电压通过反相器变为低电平，从而M8导通。与此同时，M11截止，使得C3两端的电压通过M8加在M0、M1、M9的栅端，使得三个管子导通，此时采样开关M0的栅源电压恒定为VDD，所以消除了输入电压变化所导致的采样开关导通电阻非线性。在本设计中，我们采用另一种改进型的栅压自举开关电路[43]，如图23（b）所示。其工作原理类似，在CLK为低电平阶段，电容充电到VDD，采样开关管M0不导通，输出处于保持阶段；当CLK为高电平时，电容接到开关管M0栅源端，使得栅源电压近似稳定为VDD，输出跟随输入信号线性变化。（a）（b）图23（a）传统栅压自举开关（b）本文采用的栅压自举开关对比以上两种栅压自举开关电路可知，传统栅压自举电路所用电容和MOS管更多，因此面积和功耗要更大。3.3.2CMOS开关的设计为了降低采样保持整体电路的复杂度，仅采样阶段导通的开关和采用栅压自举开关电路实现，其他开关均采用互补CMOS开关管来实现。CMOS开关管可以降低沟道电荷注入效应和导通电阻非线性因素的影响，同时，CMOS开关也会严重影响采样的精度和速度。开关导通时，沟道导通电阻与电容形成一阶低通滤波器，对于单极点系统，其输入输出函数为 （75）将建立误差定义为,一定的建立误差与采样时间的关系如下表所示[44]。表2RC网络建立误差建立误差采样时间10%1%0.1%0.01%0.001%0.0001%若达到0.1%的建立误差要求，需使采样或者保持阶段时间满足 （76）因此导通电阻为 （77）其中为时钟周期10ns，当电容取3pF，导通电阻需满足。此外，CMOS开关的设计还需考虑沟道电荷注入和时钟馈通等非理想效应的影响。为了降低这些非理想效应的影响，采用最小沟道长度进行设计。令PMOS管和NMOS管的宽长比之比为a，为了确定NMOS和PMOS管的最佳尺寸比例，利用如图24CMOS开关测试电路在不同尺寸比例下对输入电压进行直流扫描。图24CMOS开关导通电阻测试电路测得不同尺寸比例下的CMOS开关导通电阻曲线如图25所示。图25CMOS开关导通电阻曲线由上图可知，当a=3.57时，导通电阻马鞍曲线对称且变化幅度较小，因此在设计CMOS开关的时候可以将PMOS管和NMOS管的尺寸设置成3.57以减小导通电阻的变化，从而减小谐波失真。3.4运算放大器的设计由于套筒式共源共栅运放具有速度快、增益高、功耗低等优点，本次研究决定采用套筒式共源共栅运放。因为增益要求较高，必须采用增益提升技术，即增益提高型共源共栅运放结构。其中主运放采用套筒式共源共栅结构，两个辅助运放采用折叠式共源共栅结构。由于辅助运放会引入新的环路，从而引入零极点，对整体运放的稳定性产生了严重的影响[45]。下面确定主运放和辅助运放的参数，分析整体运放的稳定性问题。3.4.1主运放参数的确定采样保持电路运放的负载电容主要包括：保持阶段翻转的采样电容、第一级MDAC电路采样电容、第一级子ADC采样电容、运放共模反馈电容以及寄生电容。在这里假设总负载电容为14pF。因此运放的跨导必须满足 （78）根据转换速率方面的要求，运放的偏置电流必须满足 （79）这里留有一定余量，取。对于如图所示以NMOS作为输入的套筒式结构，将输入差分对管M1、M2的过驱动电压设为0.15V。则其宽长比为 （80）取，则。将尾电流源M0的过驱动电压设为0.2V，则其宽长比为 （81）取，则。对于NMOS共源共栅管M3、M4，为了在频率特性和摆幅之间进行较好的折衷，使第一非主极点处于较高频率点上，取其过驱动电压为0.2V。同时考虑到增益的要求，沟道长度取为0.5um。则沟道宽度为 （82）对于PMOS共源共栅管M5、M6，同样令其过驱动电压为0.25V。为了减小寄生电容对输出端的影响，令其沟道长度为0.35um，则沟道宽度为 （83）为了减小整体运放的噪声，PMOS电流源管M7、M8的过驱动电压取为0.3V，并取其沟道长度为1um，则其沟道宽度为 （84）主运放各晶体管的尺寸列于下表中。表3主运放中晶体管的尺寸MOS管编号宽长比M01348.2/0.35M1/M21198.4/0.35M3/M4963/0.5M5/M61625/0.35M7/M83224/13.4.2辅助运放参数的确定辅助运放采用折叠式共源共栅结构，对于NMOS共源共栅管，采用PMOS输入的共源共栅管，对于PMOS共源共栅管，采用NMOS输入的共源共栅管，如图26所示。（a）（b）图26（a）PMOS输入共源共栅辅助运放（b）NMOS输入共源共栅辅助运放如前所述，辅助运放引入新的零极点会严重影响整体运放的稳定性。因此在设计辅助运放时必须仔细考虑，下面对主运放和辅助运放的极零点进行详细分析。对于一个套筒式共源共栅运放，将其看成一个二阶系统，其传输函数可以写为 （85）其中为主运放的直流增益，、分别为主极点和第一非主极点。其分别对应于输出节点和NMOS共源共栅管的源端[37]。增加辅助运放后，其传输函数变为 （86）假设辅助运放为一阶系统，则可以写为 （87）其中为辅助运放的主极点，将（10）代入（9），整理得 （88）如果有，则 （89）上式分子分母存在一相同项，即存在一零极点对，频率相同可以相互抵消。于是最终增益提高型共源共栅运放的传输函数为 （90）由上式可知，增益提高型运放可以看作一个二阶系统，在上述推导过程中，需满足条件，这相当于要求辅助运放的单位增益带宽远大于主运放的-3dB带宽。极零点对会对运放的建立特性产生影响，严重延缓运放建立时间。消除其对运放建立时间影响的方法是保证极零点的时间常数小于辅助运放的单位增益带宽[38]。综合运放稳定性和建立时间方面的考虑，辅助运放的单位增益带宽需满足[45] （91）其中、分别为辅助运放和整体运放的单位增益带宽，为闭环运放的反馈系数。实际设计中为了降低辅助运放的影响通常将其单位带宽增益设置在附近[39]。主运放、辅助运放以及整体运放的幅频特性曲线如图27所示。图27主运放、辅助运放以及整体运放幅频特性曲线为了达到增益要求，对主运放和辅助运放的增益进行分配，辅助运放各晶体管尺寸的确定同主运放所述，为了减小折叠点处极点的影响，尽量减少与之相关的晶体管沟道长度。辅助运放的晶体管尺寸如下表所示。表4辅助运放共源共栅运放晶体管的尺寸NMOS共源共栅管辅助运放PMOS共源共栅管辅助运放M910699/0.35M2014508/0.3M10/M113424/0.5M21/M2212896/0.5M12/M1314552/0.3M23/M242466/0.35M14/M154643/0.5M25/M261927/0.5M16/M171927/0.5M27/M287254/0.5M18/M19856/0.5M29/M304643/0.353.4.3共模反馈电路的设计在全差分运放中，由于PMOS电流源和NMOS电流源之间存在失配，使得输出共模电平存在一定程度波动，不能稳定下来。为了稳定输出共模电压，需要设计共模反馈电路。图28电流源失配简化模型共模反馈电路的工作原理如图28所示。主要分为以下三个步骤：检测输出电平；同一个参考电压比较；将误差返回放大器偏置网络。共模反馈电路一般分为连续时间共模反馈和离散时间共模反馈。连续时间共模反馈电路存在直流功耗，且对运放的输出摆幅有限制作用[40]。离散时间共模反馈电路的优势在于：一是由于电路中只包含电容等无源元件，对放大器的输出摆幅没有限制，二是避免了阻性负载[36]。在本设计中，基于以上考虑，采用开关电容共模反馈电路，如图29所示。下面详细分析开关电容共模反馈电路的工作原理。图29开关电容共模反馈电路共模反馈电路由两相非交叠时钟、轮流控制开关管的关断与导通，对应采样和保持两个阶段。如图所示，在相位，外接偏置电压对电容、进行充电，最终稳定在。在相位，由于电荷共享，从而使、两端的电压逐渐逼近。现在对共模反馈电路进行定量分析[40]。共模反馈电路的半边等效电路如图30所示。图30共模反馈电路原理图如图所示等效电路相当于一个闭环开关电容积分器。当闭环系统处于稳态时，输出端电压保持不变，此时从相转换到相时电容器储存的电荷不再进行转移，需满足两相时钟阶段电容器上的电荷量不变，即 （92）所以有 （93）对于共模反馈电路，有，所以，于是 （94）由上式可知，输出端共模电压最终校正为。3.5两相非交叠时钟产生电路的设计整个采样保持电路的正常运作需要两相非交叠时钟、来控制采样阶段和保持阶段的来回切换。而底极板采样技术需要另一相在采样阶段相对提前关断的时钟。图31为两相非交叠时钟基本原理电路和其时序图。下面对两相非交叠时钟的原理进行分析。（a）（b）图31（a）两相非交叠时钟基本原理电路（b）电路时序图当时钟信号CLK为高电平时，若clk1和B点都为高电平，则N1输出为低电平，经过的延时A点下降沿到来。而A点和clk2信号在N2的输出为高电平，经过的延时传输到B点，此时电路维持在一个暂稳态。同样的，当时钟信号CLK为低电平时，若clk1和B点都为低电平，则N1输出为高电平，经过的延时A点上升沿到来。A点与clk2与非输出为高电平，经过的延时传输到B点，此时电路维持在另一个暂稳态。最终通过反相器进行输出、。由以上叙述可知，A点下降沿在B点上升沿延时后出现，B点下降沿在A点上升沿延时后出现，所以不交叠的时间为或。本设计中所采用的时钟产生电路如图32所示。时钟电路对理想时钟信号CLK进行处理，得到两相非交叠时钟，并利用偶数个反相器组成的延时单元delay来增加不交叠时间。其中用虚线圈住的两个反相器作为延时单元可以用来调节时钟的提前量。图32本文所采用的两相不交叠时钟电路3.6simulink行为级仿真利用Matlab中simulink可视化仿真工具对采样保持电路进行建模，分配好每个部分的设计指标，搭建采样保持电路系统模块电路。其仿真原理图如图33（a）所示。在建模过程中，负载电容给定为14pF，采样开关用理想MOS开关替代，全差分运放的增益和带宽为理论计算值。根据相关采样原理，设置输入信号频率为10.0097656MHz，采样频率100MHz，运行仿真可以得到采样保持电路的波形如图33（b）所示，将结果进行FFT分析其结果如图33（c）所示。（a）（b）（c）图33（a）采样保持电路Simulink建模原理图（b）示波器输入输出波形（c）FFT频谱图由上述波形我们可以看出，整体而言，采样保持仿真效果符合预期要求。有效位数达到13.82bit。同时，在我们的仿真过程中，忽略了一些非理想因素，如电路寄生电容的影响，采样开关的导通电阻非线性、沟道注入、时钟馈通等效应。因此，在实际设计的过程中，应该特别注意这些方面。3.7本章小结本章主要从理论上对采样保持电路进行了设计。主要包括架构的选取，采样电容的确定，采样开关的设计，增益增强型运放的设计以及两相非交叠时钟产生电路的设计。在上述设计中，综合考虑各种非理想因素，在设计中留有一定的设计余量。最后通过simulink进行行为级仿真，验证所设计模块功能的正确性。4电容翻转型采样保持电路的仿真根据前面所述理论设计，在Cadencespectre仿真环境下进行各模块电路的设计与仿真，验证各模块电路功能的正确性。最后对整体电路的功能和性能进行仿真和验证，将输出结果导入Matlab中进行动态分析。4.1采样开关电路的仿真4.1.1CMOS开关电路的仿真CMOS开关能够在一定程度上缓解NMOS或者PMOS管所带来的导通电阻非线性，然而我们仍然可以看到在图34中，一定电压范围内，呈现出马鞍型曲线，刚开始为上电阶段，当宽长比比例系数a=3.57时,在输入0~5V的电压范围内，CMOS开关呈现对称的马鞍型曲线，此时线性度相对而言最好。图34CMOS开关导通电阻随输入电压的变化曲线4.1.2栅压自举开关电路的仿真栅压自举开关电路的性能主要取决于采样开关的栅源电压是否稳定。栅源电压越稳定、恒定压差越大，导通电阻非线性误差越小，且导通电阻的阻值越低。如下图35所示为栅压自举开关电路的仿真波形。（a）（b）图38栅压自举开关仿真结果（a）栅源电压（b）输入输出波形由以上结果我们可以得知，采样开关的栅源电压保持在一个接近电源电压的恒定值（），因此导通电阻能够保持恒定，输出在采样阶段跟随输入信号线性变化，保持阶段保持采样相结束时的固定电平。同时，为了降低采样开关的导通电阻，采样开关器件的宽度应尽可能大。4.2运算放大器电路的仿真增益增强型运放的结构主要由主运放和辅助运放两部分组成。在本次设计中，运放的性能指标主要看直流增益和单位增益带宽。主运放的仿真结果如下图36所示：图36主运放幅频相频特性曲线由上述仿真结果可知，主运放闭环直流增益63.47dB，单位增益带宽达到794.3MHz，远远超过理论计算所需单位增益带宽，同时相位裕度69.51°，留有较大设计余量，能够很好地满足系统稳定性要求。辅助运放的仿真结果如下图37所示：（a）（b）图37辅助运放幅频相频特性曲线（a）NMOS输入辅助运放（b）PMOS输入辅助运放由上述仿真结果可知，NMOS输入辅助运放闭环直流增益40.32dB，单位增益带宽达到709MHz，相位裕度59.45°；PMOS输入辅助运放闭环直流增益40.32dB，单位增益带宽达到709MHz，相位裕度69.65°。两个辅助运放的单位增益带宽均满足，都有接近60°的相位裕度，这些使得辅助运放不会影响整体运放的性能，在满足系统速度和精度方面要求的同时能够很好地满足系统稳定性要求。图38整体运放幅频相频特性曲线如图38所示，增益增强型运放闭环直流增益达到95.55dB，单位增益带宽达到597.8MHz，相位裕度66.97°，满足最终设计要求。4.3两相非交叠时钟产生电路的仿真如图39所示为两相非交叠时钟电路的仿真结果，其中CLK和CLKN为两相非交叠时钟，CLKP和CLKNP分别为相当于CLK和CLKN下降沿提前时钟，用于控制采样电容完成下极板采样。图39两相非交叠时钟及下降沿提前时钟波形4.4整体电路的仿真整体电路输入差分信号幅度1V，根据相关采样原理，为了减小后续做快速傅里叶变换（FFT）时的频谱泄露，将输入信号设置为10.0097656MHz，采样时钟信号频率设置100MHz，进行瞬态仿真。整体电路输出端的仿真结果如图40所示。图40整体电路输出波形由以上波形我们可以得知，输出波形很好地对输入正弦波进行采样，由于电路响应时间的限制，输出相对输入会有一定延迟。总体而言，整体电路波形较好，实现了采样保持电路的功能。对整体电路输出波形做2048个点的快速傅里叶变换（FFT），得到其频谱特性如图41所示。由于电路中采用了栅压自举开关，其无杂散动态（SFDR）达到90.8dB，总谐波失真（THD）达到-90.7dB，信噪比达到91.5dB，信号噪声失真比（SNDR）达到88.1dB，有效位数（ENOB）达到14.34bit。能够很好地满足本次设计12bit采样率100MHz流水线ADC的精度需求。本文工作总结见表5。图41输出波形频谱图表5本文工作总结采样保持电路性能指标本文工作电源电压工艺采样频率输入范围5V0.18µm100MHz1VSFDR90.8dBTHD-90.7dBSNR91.5dBSNDR88.1dBENOB14.34bit4.5本章小结本章主要给出了采样保持电路各个模块和整体电路的仿真结果，并进一步对仿真结果进行了相关的动态测试和分析，最后得出结论。5总结和展望5.1总结本次研究设计了一款应用于12bit100MHz高速高精度流水线模数转换器中的采样保持电路。采样保持电路是流水线模数转换器中的重要组成部分，其速度和精度限制着整个模数转换器系统的速度和精度。因此，设计一款高性能的采样保持模块电路对提高模数转换器的性能来说有着重要意义。本文参考大量学术文献，得出设计所需采样保持电路的基本性能指标。在此基础上对采样保持电路中的各个模块进行了详细的原理阐述和实际电路参数设计。在Cadencespectre仿真环境下对整体模块电路的性能进行了仿真。首先，对国内外的研究现状进行了详细的阐述和总结，对整篇论文的行文安排做了规划。其次，详细阐述了基本的模数转换器类别和基本性能指标，并总结对比了各种模数转换器之间的性能特点。接着，分析了采样保持电路的基本原理，概述了影响电路性能的各种非理想因素。详细阐述了运放的常用结构，重点研究了增益增强型运放结构和栅压自举技术，设计了一种两相非交叠时钟产生电路，并逐步开展各个模块电路设计工作。最后通过电路仿真得到整体电路输出结果。5.2展望本文虽然设计了一款应用于12bit100MHz高速流水线模数转换器中的采样保持电路，但还存在如下几个方面的不足：1.尽管设计的增益增强型运放能够达到应用要求，但是在功耗，速度，面积方面仍然有待优化的空间，在今后的研究当中应该着重关注这一方面。2.尽管整体电路能够实现高速采样保持功能，但是在精度方面仍然存在不足，高速高精度的采样保持电路将是之后研究的重点。3.采样保持电路是整个模数转换器系统当中的功耗大户，因此，研究低功耗的采样保持电路成为当下的研究热点。4.虽然电路通过了前仿，但是版图设计和后仿真验证才是设计电路能够应用到实际生产中的必要保障。参考文献[1]MurmannB,ADCPerformanceSurvey1997-2019[EB/OL].(2019-08-02)[2020-02-21]./~murmann/adcsurvey.html.[2]DezaJ,OuslimaniA,KonczykowskaA,etal.A50-GHz-small-signal-bandwidth50GSa/sTrack&HoldAmplifierinInPDHBTtechnology[C].internationalmicrowavesymposium,2012:1-3.[3]LiX,KuoWL,CresslerJD,etal.A40GS/sSiGetrack-and-holdamplifier[C].bipolar/bicmoscircuitsandtechnologymeeting,2008:1-4.[4]DincH,