CN109840047B 一种降低读延时的方法及装置 （华为技术有限公司）

US2015339057A1,2015.11.26本申请实施例提供一种降低读延的方法及该方法应用于控制器中，控制器的前端连接主从读电压管理信息中获取第一物理位置所在的2所述控制器根据所述位置指示信息所指示的第一物理位置，从读电压同或相似和/或读电压特性相同或相似的多个物理位置被划分在同一个存储区域，同一个所述控制器根据所述第一存储区域对应的读电压，获取所述请求数3.根据权利要求1或2所述的方法，其特征对于所述多个存储区域中的任一个存储区域，当所述控制器在第对于所述多个存储区域中的任意两个存储区域，当所述控制器在第三包括多个存储区域，物理特性相同或相似和/或读电压特性相同或相似的多个物理位置被所述控制器，用于管理读电压管理信息，所述读电压管理信息包括存储3所述控制器，还用于当接收到所述读请求时，根据所述位置指示信息当所述第一出错参数大于或等于第一阈值时，对所述存储区域对应的读电压进行更状态相关；或者，所述预设更新周期与所述Flash阵列中多个存储区域的平均使用寿命相对于所述多个存储区域中的任一个存储区域，当所述控制器在第对于所述多个存储区域中的任意两个存储区域，当所述控制器在第三得所述计算机执行权利要求1_5任一项所述的降4供稳定、一致和可预测性的请求应答服务的能力，它是塑造SSD产品竞争力的关键因素之主要存储介质，它的特性受擦写次数(Program/EraseCycles，PE)、数据保留时间5相似和/或读电压特性相同或相似的多个物理位置划分在同一存储区域，在读电压管理信[0009]在第一方面的一种可能的实现方式中，读电压管理信息中的读电压是动态更新[0010]在第一方面的一种可能的实现方式中，预设更新周期与存储区域的使用状态相[0012]在第一方面的一种可能的实现方式中，对于多个存储区6第一物理位置所在的第一存储区域对应的读电压；其中，第一物理位置为该请求数据在[0018]在第二方面的一种可能的实现方式中，预设更新周期与存储区域的使用状态相[0020]在第二方面的一种可能的实现方式中，对于多个存储区位置所在的第一存储区域对应的读电压，第一物理位置为该请求数据在Flash阵列中存储7[0026]在第三方面的一种可能的实现方式中，预设更新周期与存储区域的使用状态相[0028]在第三方面的一种可能的实现方式中，对于多个存储区8SSD的主要存储介质，它的特性受擦写次数(Program/EraseCycles，PE)、数据保留时间[0045]随着更高存储密度的单元(Cell)由3DTLC(Triple_LevelCell)逐渐替代2DMLC个WL按不同的方向组成层(Layer)或子块(Sub_Block)，比如，图1中横向的多个WL组成[0047]3DTLC与2DMLC相比，每个单元(Cell)中的逻辑状态从4个(2bit)增加到8个(3bit)，区分不同逻辑状态的电压信号窗口变小，从而读电压的准确度要求提升。另外，对所有Page设置统一的有效读电压变得越来9机可以通过NVMe/SAS/PCIe等多种接口与SSD控制器的前端相连，SSD控制器的后端可以通过NFI与Flash阵列相连，主机通过SSD控制器对Flash阵列中的数据进行读写或擦除等操系统中的控制器与图2所示的系统中的SSD控制器类似。不同的是，该系统中的控制器与[0051]图4为本申请实施例提供的一种降低读延时的方法的流程示意图，该方法可应用获取请求数据在Flash阵列中存储的物理地址，这里将该请求数据的物理地址称为第一物[0055]步骤402：控制器从读电压管理信息中获取第一物理位置所在的第一存储区域对将物理特性相同或相似、以及读电压特性相同或相似的多个物理位置划分在同一存储区多个存储区域时的划分粒度可以包括上述中的至少少一个SuperBlock。当划分粒度包括Layer时，则一个存储区域中可以包括至少一个性与Page在Block中的物理位置相关，因此可以将读电压特性相同或相似的Page划分在同[0068]进一步的，参见图5，读电压管理信息中的读电压是动态更新的，可以包括步骤个存储区域对应的预设更新周期的设置可以与该[0076]此外，当通过预设更新周期触发控制器主动地更新该存息中出现一个或者多个无效的读电压时，控制器都会对该一个或者多个读电压进行更新。[0084]图6为一种控制器主动地更新读电压管理信息的流程图，以控制器处于系统空闲读电压管理信息中需要更新的读电压(比如，(即通过读电压管理信息响应读请求)，基于该读电压理信息直接存储在同时具备快速存取和非易失特性的存储介状态可以称为操作相面；将控制器更新读电压管理信息中的读电压的操作称为更新操作，述步骤404中提供的方法)确定块n对应的当前有效的读电压，之后将当前有效的读电压更对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块的降低读延时的方法中的步骤401；处理单元1002用于支持控制器执行图4或图5所提供的降低读延时的方法中的步骤402和步骤403中获取请求数据的过程、以及图5中的步骤404，和/或用于本文所描述的技术的其他过程；发送单元1003用于支持控制器执行图4或图5所提供的降低读延时的方法中步骤403将请求数据发送给主机的过程。具体描述参见上述实[0097]本申请实施例提供了上述实施例中所涉及的控制器一种可能的逻辑结构示意所提供的降低读延时的方法中的步骤402和步骤403中获取请求数据的过程，和/或用于本信号处理器和微处理器的组合等等。总线1104可以是外设部件互连标准(PeripheralComponentInterconnect，PCI)总线或扩展工业标准结构(ExtendedIndustryStandard中包括多个存储区域，同一存储区域中包含的多个物理位置的物理特性相同或相似该系执行图4或图5所提供的降低读延时的方法中控制器的步骤。控制器用于执行图4中的步骤执行指令使得设备实施执