2025年FPGA原理与应用第五章课后习题及答案

2025年FPGA原理与应用第五章课后习题及答案一、选择题（每题2分，共10分）1.现代FPGA中，4输入查找表（LUT）的本质是一个（）结构。A.多路选择器B.静态随机存储器（SRAM）C.动态随机存储器（DRAM）D.闪存（Flash）2.FPGA配置过程中，以下哪项不属于配置数据的典型存储介质？A.外部SPIFlashB.板载eMMCC.片内SRAMD.片内eNVM（嵌入式非易失性存储器）3.某FPGA逻辑单元（LE）包含1个4输入LUT和1个触发器（FF），当实现一个3输入组合逻辑时，该LE的LUT利用率为（）。A.25%B.50%C.75%D.100%4.以下哪种技术不属于FPGA动态部分重构（PartialReconfiguration）的典型应用场景？A.软件定义无线电（SDR）的协议切换B.嵌入式系统的功能升级C.静态时序分析（STA）的优化D.低功耗模式下的模块休眠5.在7nm工艺FPGA中，LUT的典型传播延迟（tpd）约为（）。A.0.1psB.1psC.10psD.100ps二、填空题（每空2分，共20分）1.FPGA逻辑单元的核心组成包括（）、（）和局部互连资源。2.5输入LUT可实现任意（）变量的组合逻辑函数，其内部存储单元数量为（）个。3.FPGA配置流程通常包括（）、（）、（）三个阶段。4.为避免配置过程中因掉电导致的逻辑失效，新型FPGA常集成（）或（）作为非易失性配置存储单元。5.在时序约束中，建立时间（SetupTime）是指触发器时钟沿到来前，数据必须保持稳定的（）；保持时间（HoldTime）是指时钟沿到来后，数据必须保持稳定的（）。三、简答题（每题8分，共40分）1.简述LUT（查找表）实现组合逻辑的基本原理，并说明n输入LUT与n变量真值表的关系。答：LUT通过预存储n变量逻辑函数的输出结果实现组合逻辑。n输入LUT内部是一个2ⁿ×1的存储阵列，每个地址对应n位输入的一种组合，存储单元内容为该输入组合下的输出值。当输入信号输入时，LUT通过地址译码选中对应存储单元，输出其内容。n变量真值表共有2ⁿ行，每行对应一个输入组合的输出，因此LUT的存储内容可直接由真值表填充，两者在功能上一一对应。2.解释FPGA逻辑单元中“LUT+触发器（FF）”的典型结构及其在时序逻辑设计中的作用。答：典型逻辑单元由LUT和FF组成，LUT处理组合逻辑，FF实现时序逻辑。组合逻辑输入经LUT计算后，一路直接输出作为组合逻辑结果，另一路输入FF的D端，在时钟沿触发下存入FF，输出作为时序逻辑结果。这种结构允许同一逻辑单元同时处理当前周期的组合逻辑和下一周期的时序逻辑，例如实现状态机中的状态转移（组合逻辑提供次态）和状态存储（FF保存当前状态），提高资源利用率。3.对比SRAM型FPGA与反熔丝型FPGA的配置特性，说明各自适用的场景。答：SRAM型FPGA通过SRAM单元存储配置数据，掉电后数据丢失，需外部存储介质（如Flash）在启动时重新配置，支持无限次重配置，适合需要动态更新逻辑、开发调试频繁的场景（如原型验证、软件定义系统）。反熔丝型FPGA通过熔断或未熔断的反熔丝单元固定配置，一次性编程（OTP），掉电后配置保留，抗辐射能力强，适合需要高可靠性、不可修改且环境恶劣的场景（如航天、军事保密设备）。4.说明FPGA动态部分重构的关键技术挑战，并列举两种降低重构时间的方法。答：关键挑战包括：①重构区域与静态区域的信号隔离，避免重构过程中静态逻辑受干扰；②配置数据流的精确控制，需保证重构数据与当前运行状态的时序兼容；③资源冲突检测，重构模块与现有模块不能共享同一物理资源。降低重构时间的方法：①采用压缩配置位流技术，减少数据传输量；②优化重构控制器，支持并行配置多个独立区域；③预加载常用重构位流到片内缓存，减少外部存储访问延迟。5.分析在FPGA设计中，为何需要对I/O端口进行时序约束，并举例说明典型的约束参数。答：I/O端口连接外部器件（如ADC、DDR内存），其时序需与外部器件严格同步。若未约束，综合工具无法准确分析外部信号的到达时间和保持时间，可能导致建立/保持时间违例，引发亚稳态或数据错误。典型约束参数包括：①输入延迟（InputDelay）：外部信号从器件输出到FPGA输入端口的最大时间；②输出延迟（OutputDelay）：FPGA输出端口信号到达外部器件输入的最大时间；③时钟偏移（ClockSkew）：时钟信号到达I/O端口与内部逻辑的时间差。例如，连接DDR4内存时，需约束输入延迟为2ns（内存输出到FPGA输入的时间），输出延迟为1.5ns（FPGA输出到内存输入的时间），确保数据在正确的时钟窗口内稳定。四、分析题（每题15分，共30分）1.某FPGA逻辑单元结构如下：4输入LUT（延迟tpd_LUT=0.8ns）、触发器（FF）的建立时间tSU=0.3ns，保持时间tH=0.2ns，时钟到输出延迟tCO=0.5ns。设计一个同步时序电路，其中组合逻辑路径为：FF1的Q输出→LUT1（3输入）→FF2的D输入。假设时钟周期T=2.5ns，时钟偏移（Skew）为+0.1ns（FF2的时钟比FF1晚0.1ns到达）。（1）计算该路径的建立时间余量（SetupSlack）；（2）若LUT1改为5输入（tpd_LUT=1.2ns），是否会导致建立时间违例？说明原因。答：（1）建立时间余量计算公式为：SetupSlack=T(tCO+tpd_LUT+tSU)+Skew代入数据：tCO=0.5ns，tpd_LUT=0.8ns，tSU=0.3ns，T=2.5ns，Skew=+0.1nsSetupSlack=2.5(0.5+0.8+0.3)+0.1=2.51.6+0.1=1.0ns（2）若LUT1改为5输入，tpd_LUT=1.2ns，则新的路径延迟为：tCO+tpd_LUT+tSU=0.5+1.2+0.3=2.0nsSetupSlack=2.52.0+0.1=0.6ns>0，因此不会违例。但需注意，若时钟偏移为负（如-0.1ns），则SetupSlack=2.52.0-0.1=0.4ns，仍满足；若LUT延迟进一步增加（如tpd_LUT=1.8ns），则SetupSlack=2.5(0.5+1.8+0.3)+0.1=2.5-2.6+0.1=0，临界状态，需优化。五、综合题（20分）某工业物联网（IIoT）场景需用FPGA实现一个实时温度监控模块，要求：输入：8路模拟温度信号（0~5V，采样率10kHz），通过ADC转换为12位数字量；输出：当任意一路温度超过阈值（85℃，对应数字量0xAE0）时，输出报警信号（高电平持续200ms）；资源约束：使用FPGA内部资源，避免额外硬核IP（如专用ADC接口）。请设计该模块的逻辑架构，说明关键模块的功能，并提出两种资源优化策略。答：逻辑架构设计：（1）ADC接口模块：由于无专用ADC接口，需通过GPIO模拟SPI协议（假设ADC为SPI接口），提供片选（CS）、时钟（SCLK）和数据输入（DIN）信号，按ADC时序（如16位传输，前4位命令+12位数据）读取8路数据。需设计状态机控制CS的切换（每路采样间隔100μs）。（2）数据缓存模块：8路12位数据需暂存，可使用8×12位的寄存器组（消耗8×12=96个触发器），或小型双端口RAM（节省布线资源）。（3）阈值比较模块：对每路数据进行比较（12位比较器），输出8位标志位（每路超温标志）。比较器可由LUT实现（4输入LUT级联，12位需3级LUT树）。（4）报警信号提供模块：检测到任意标志位为高时，启动200ms定时器（基于100MHz时钟，计数200ms×100MHz=2×10⁷次），输出高电平；定时器溢出后复位标志。关键模块功能：ADC接口状态机：严格遵循ADC时序，确保在SCLK上升沿读取数据，CS下降沿选通对应通道。比较器树：通过多级LUT实现12位比较，每级LUT处理4位（如前4位、中间4位、后4位），最终合并结果。资源优化策略：（1）时分复用比较器：8路温度信号分时输入同一比较器，通过多路选择器切换输入，将8个比较器简化为1个，节省7×（12位比较器资源）。需确保分时处理时间小于采样周期（100μs），100MHz时钟下可在10000周期内完成8次比较（8×12=96周期，远小于10000）。（