CN110797306B 半导体器件及其制造方法 （三星电子株式会社）

使得相邻单元区域中的每个栅极结构和每个接2第一隔离物，设置在所述基板的所述第一区域上，并设置在第三隔离物，设置在所述基板的所述第三区域上，并设置在第一外延源/漏极，设置在所述第一鳍上，并设置在所述第一栅极与所述第三栅极之第二外延源/漏极，设置在所述第二鳍上，并设置在所述第一栅极与所述第三栅极之第三外延源/漏极，设置在所述第三鳍上，并设置在所述第二栅极与所述第四栅极之第四外延源/漏极，设置在所述第四鳍上，并设置在所述第二栅极与所述第四栅极之第一绝缘图案，设置在所述第一隔离物上，并设置部之间和在所述第一外延源/漏极与所述第二第二绝缘图案，设置在所述第三隔离物上，并设置部之间和在所述第三外延源/漏极与所述第四其中所述切割图案设置在所述第一栅极与所述第二栅极32.根据权利要求1所述的半导体器件，其中所述基板的所述第一区域和所述基板的所5.根据权利要求1所述的半导体器件，还包括设置在所述第二隔离物上和所述切割图案的第一侧壁上的第五接触部，所述第五接触部接触所述第二接触部和所述第二外延源/栅极完全分开，使得所述第一栅极的顶部通过所述切割图案与所述第二栅极的顶部分开，并且所述第一栅极的底部通过所述切割图案与所述第二栅极的底部第一隔离物，设置在所述基板的所述第一区域上，并设置在第三隔离物，设置在所述基板的所述第三区域上，并设置在4第一外延源/漏极，设置在所述第一鳍上，并设置在所述第一栅极与所述第三栅极之第二外延源/漏极，设置在所述第二鳍上，并设置在所述第一栅极与所述第三栅极之第三外延源/漏极，设置在所述第三鳍上，并设置在所述第二栅极与所述第四栅极之第四外延源/漏极，设置在所述第四鳍上，并设置在所述第二栅极与所述第四栅极之第五接触部，设置在所述第二隔离物上和所述切割第六接触部，设置在所述第二隔离物上和所述切割第一绝缘图案，设置在所述第一隔离物上，并设置部之间和在所述第一外延源/漏极与所述第二第二绝缘图案，设置在所述第三隔离物上，并设置其中所述切割图案设置在所述第一栅极与所述第二栅极所述切割图案将所述第一栅极和所述第二栅极完全分开，使得所述所述基板的所述第一区域包括PMOS区域和NMO源/漏极、所述第三外延源/漏极和所述第四外延源/漏极中的每一个相对于与所述基板垂5所述第五接触部的第一侧壁包括与所述第二外延源/漏极接触第一隔离物，设置在所述基板的所述第一区域上，并设置在第三隔离物，设置在所述基板的所述第三区域上，并设置在第一外延源/漏极，设置在所述第一鳍上，并设置在所述第一栅极与所述第三栅极之第二外延源/漏极，设置在所述第二鳍上，并设置在所述第一栅极与所述第三栅极之第三外延源/漏极，设置在所述第三鳍上，并设置在所述第二栅极与所述第四栅极之第四外延源/漏极，设置在所述第四鳍上，并设置在所述第二栅极与所述第四栅极之第五接触部，设置在所述第二隔离物上和所述切割第六接触部，设置在所述第二隔离物上和所述切割第一绝缘图案，设置在所述第一隔离物上，并设置部之间和在所述第一外延源/漏极与所述第二第二绝缘图案，设置在所述第三隔离物上，并设置部之间和在所述第三外延源/漏极与所述第四6其中所述切割图案设置在所述第一栅极与所述第二栅极所述第一绝缘图案的第一侧壁包括接触所述第一外延源/漏所述第五接触部的第一侧壁包括接触所述第二外延源/漏极二栅极完全分开，使得所述第一栅极的顶部通过所述切割图案与所述第二栅极的顶部分源/漏极、所述第三外延源/漏极和所述第四外延源/漏极中的每一个相对于与所述基板垂7[0002]本申请要求于2018年8月2日向韩国知识产权局提交的韩国专利申请No.10-2018-单元区域中的每一个单元区域与所述多个电力区域中的每一个电力区域沿第二方向交替栅极结构中的每一个栅极结构和多个接合层中的每一个接合层通过所述切割图案彼此分8栅极结构中的每一个虚设栅极结构和所述多个间隙填充图案中的每一个间隙填充图案沿[0011]由于通过参考结合附图考虑时的以下详细描述使得本公开及其很多随附方面变[0016]图5至图32E是示出了根据本发明构思的示例性实施例的制造半导体器件的方法[0017]图33至图40F是示出了根据本发明构思的示例性实施例的制造半导体器件的方法[0019]图1是示出了根据本发明构思的示例性实施例的半导体器件的平面图。图2A至图基板100具有多个单元区域C和多个电力区域PA，使得单元区域C和电力区域PA可以沿第二区中的栅极结构500和接合层300可以通过切割图[0022]基板100可以包括多个单元区域C和电力区域PA，在多个单元区域C中可以布置多9[0023]根据示例性实施例，单元区域C中的每一个单元区域可以被划分为PMOS区域P和多个有源鳍110中的相邻有源鳍110可以沿第二方向II彼此间隔开。有源鳍110可以从器件GL可以相对于栅极切割图案CP与第二单元区域C2中的栅极线GL对称。栅极结构500和有源鳍110可以单独地用作单元区域C中的单元晶体管[0028]切割图案CP可以包括诸如氮化硅(SiN)的绝缘材料，因此第一单元区域C1中的栅可以由栅极隔离物240限定。由功函数控制图案520限定的栅极沟槽可以沿第二方向II延[0030]接合层300可以布置在栅极结构500的两侧。相邻栅极间隔物240之间的空间可以[0031]可以通过选择性外延生长(SEG)工艺在栅极结构500周围的有源鳍110上生长接合[0032]例如，第一单元区域C1中的接合层300也可以通过电力区域PA与第二单元区域C2中的接合层300分离，使得第一单元区域C1中的接合层300和第二单元区域C2中的接合层案CP实质上防止第一单元区域C1和第二单元区域C2之间的接合层3[0034]电力区域PA周围的接合层300可以在有源鳍110上水平地朝向电力区域PA生长以可以通过切割图案CP禁止接合层300沿第二方向II朝向电[0036]较大的接合层300可以减小触头结构600的接触电阻，并且接合层300的大小可以[0037]远离切割图案CP的接合层300可以不具有诸如切割图案CP的生长限制因素，因此相邻的有源鳍110可以在第二方向上彼此充分分离或者有源鳍110可以被布置在分离区域PNS周围时，接合层300可能由于非限制性的各向同性外延生长行为而具有尖部(point[0040]可以用与接合层300接触的导电的触头结构600来填充间隔物间沟槽IST，使得触且间隙沟槽IST中的栅极结构500周围的接合层300可以至少部分地被沿第二方向II延伸的区域PNS的绝缘图案400分离成NMO电力区域PA中的接合层300的平坦部分表面接触的电力触头620。单元触头610和电力触头[0044]电力触头620可以与接合层300的平坦部分A进行表面接触，并且可以以使得电力触头620可以与切割图案CP的侧表面进行表面接触的配置布置在电力区域PA的外围部分以以使得电力触头620可以与器件隔离层120接触并且电力触头620的上表面可以与切割图平坦部分A进行表面接触，因此在半导体器件中可以充分减小接合层300和触头结构600之栅极切割图案CP1以及在电力区域PA中切割接合层300并且具有比第一宽度w1小的第二宽[0046]第一单元区域C1中的电力触头620可以相对于接合切割图案CP2与第二单元区域割图案CP实质上防止第一单元区域C1和第二单元区域C2之间的接合层[0047]单元触头610可以通过单元区域C中的绝缘图案400分离成NMOS触头612和PMOS触[0048]电力触头620可以连接到至少部分地覆盖电力区域PA的电力轨700。由于电力轨轨700可以包括与电力插塞710接触并且在第一层间介电图案ILD1上沿第一方向I延伸的电[0050]电力插塞710可以以使得电力插塞710的下表面可以与电力触头620接触并且电力插塞710的上表面可以与第一层间介电图案ILD1的上表面共面的配置对称地布置在接合切间介电图案ILD1交替地接触的配置在电力区域PA中沿第元区域C2的接合层300。由于第一单元区域C1中的电力触头620可以通过接合切割图案CP2与第二单元区域C2中的电力触头620绝缘，因此电力信号可以单独地传送到第一单元区域单元区域C中的NMOS触头612和PMOS触头614可以不同时从相同的电力轨700接收电力信号。700传送到PMOS触头614，并且通过沿第二方向II与电力轨700间隔开的另一电力轨传送到和第二单元区域C2之间出现栅极线GL和接合层300[0056]此外，与接合层300接触的电力触头620可以相对于接合切割图案CP2对称地布置到第二单元区域C2中的PMOS触头614，并且可以防止传送到第二单元区域C2中的PMOS触头614的电力信号泄漏到第一单元区域C1中的P上防止在可以通过电力区域PA分离的相邻单元区域C之间出现栅极线GL和接合层300的电域PA分离的相邻单元区域C之间的晶体管[0059]尽管可以在电力区域PA中布置用于防止不同单元区域C中的相邻晶体管电短路的切割图案，但是相邻晶体管的电短路也可以经由分离区域PNS出现在相同的单元区域C中。[0060]图3是示出了根据本发明构思的示例性实施例的半导体器件的平面图。图4A至图同的附图标记可以用于表示相同的元件，并且在省略对各种元件的进一步描述的程度上，线GL和接合层300可以不连接到NMOS区域N中的栅极线GLPNS中形成图33中的分离孔SO。根据半导体器件的布局，分隔孔可以形成在整个分离区域中沿第一方向I延伸，并且至少一个栅极线GL和至少一个接合层300可以通过单元区域C中减小，但是PMOS晶体管和NMOS晶体管可以通过相同单元区域C中的分离图案SP彼此充分分[0066]图5至图32E是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的未蚀刻部分可以像鳍110一样从凹部R的底部向上突出并用作基板100的有源区域A。因[0070]基板100可以包括多个单元区域C和电力区域PA，在多个单元区域C中可以布置多C1传送电力信号的触头结构600的第一电力区域PA1和用于容纳向第二单元区域C2传送电第一单元区域C1的PMOS区域P和NMOS区域N可以折叠到第二单元区域C2的PMOS区域P和NMOS区域PA中的电力轨700同时传送到第一单元区域C1和第二单元区域C2中的PMOS晶体管两者的底部处的另一电力区域中的另一电力轨传送到第一单元区域C1和第二单元区域C2中的[0074]例如，在每个单元区域C中PMOS区域P和NMOS区域N可以通过分离区域PNS彼此分可以被称为第一分离区域PNS1，且第二单元区域C2中的分离区域PNS可以被称为第二分离[0075]有源鳍110可以被形成为沿第一方向在PMOS区域P和NMOS区域N中延伸的线形。尽管如图6A中所示可以在PMOS区域P和NMOS区域N中的每一个中形成单个有源鳍110，但是单的下部(称为下鳍110a)的两侧可以被器件隔离层120包围并且有源鳍110的上部(称为上鳍[0079]因此，基板100除了有源鳍110之外的整个表面可以被器件隔离层120覆盖。下鳍作为种子的选择性外延生长(SEG)工艺来形成器件[0081]参考图9和图10A至图10C，初步的虚设栅极结构200a可以形成在器件隔离层120[0082]可以沿着上鳍110b的表面轮廓在器件隔离层120上形成虚设栅极绝缘层，并且可以在虚设栅极绝缘层上形成足够厚度的虚设栅极电极层以填充相邻上鳍110b之间的间隙包括多晶硅。可以进行诸如化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺的沉积工艺，[0085]可以通过使用线形掩模图案230作为蚀刻掩模的蚀刻工艺从器件隔离层120部分地去除虚设栅极绝缘层和虚设栅极电极层，从而将虚设栅极绝缘图案210和虚设栅极电极案210可以被形成为沿第二方向II延伸的初步虚设栅极结构200a。相邻的初步虚设栅极结[0086]参考图11和图12A至图12C，栅极间隔物240可以形成在初步虚设栅极结构200a的各向异性蚀刻工艺从器件隔离层120部分地去除间隔物层，从而形成至少部分地覆盖虚设栅极绝缘图案210和虚设栅极电极图案220的侧表面的栅极间隔物240。例如，栅极间隔物240可以包括诸如氮化硅(SiN)和碳氮氧化硅(SiOCN)的氮[0088]当可以对间隔物层进行各向异性蚀刻工艺时，也可以从虚设栅极电极图案220去200具有虚设栅极绝缘图案210和虚设栅极电极图案220并且沿第二方向II延伸，虚设栅极结构200的两侧可以至少部分地被栅极间隔物240覆盖。栅极间隔物240可以被成形为沿第二方向II延伸的线，并且器件隔离层120和有源鳍110可以通过相邻栅极间隔物240之间的使得器件隔离层120和有源鳍110可以至少部分地被间隙填充[0091]例如，可以在具有虚设栅极结构200和栅极间隔物240的基板100的整个表面上形240可以至少部分地被间隙填充层覆盖。间隙填充层可以包括诸如氧化硅(SiO)的氧化物，并且可以通过诸如CVD工艺和ALD工艺的[0092]然后，可以通过诸如化学机械抛光(CMP)工艺和回蚀刻工艺的平坦化工艺来使间地保留在间隔物间沟槽IST中作为间隙填充图案250。间隙填充图案250可以被成形为沿第单元区域C可以至少部分地被电力切割掩模覆盖并且电力区域PA可以通过电力切割掩膜暴物240和间隙填充图案250限定的沟槽在第一方向上沿着电力区域PA暴露器件隔离层120。[0101]切割层可以包括氮化物，例如氮化硅(SiN)、氮氧化硅(SiON)和碳氮氧化硅[0102]可以通过CMP工艺和回蚀刻工艺之一来使切割层平坦化，直到虚设栅极结构200、栅极间隔物240和间隙填充图案250的顶表面可以暴露[0104]参考图19和图20A至图20D，可以从在单元区域C中的基板100去除间隙填充图案工艺从基板100去除间隙填充图案250。由于虚设栅极电极图案220可以包括多晶硅且栅极的蚀刻速率可以充分高于多晶硅和氮化硅的蚀刻速度的方式来执行蚀[0107]例如，可以在用于去除间隙填充图案250的蚀刻工艺中进一步蚀刻掉间隔物间孔孔ISH的上鳍110b的高度可以小于虚设栅极结构200的上鳍[0108]参考图21和图22A至图22D，接合层300可以形成在间隔物间孔ISH中的有源鳍110气体的碳源气体以用于SEG工艺，并且可以在有源鳍110和器件隔离层120上形成单晶碳化(PH3)气体的n型杂质源气体，并且单晶碳化硅(SiC)层和单晶硅(Si)层可以掺杂有n型杂[0112]在示例性实施例中，诸如二氯硅烷(H2SiCl2)的硅源气体和诸如四氢化锗(GeHH4)的锗源气体可以用于SEG工艺，并且可以在有源鳍110和器件隔离层120上形成单晶锗化硅型杂质的接合层300可以用作针对PMOS区域P中的PMOS晶体管的[0115]当在PMOS区域P和NMOS区域N中的相邻的有源鳍110可以彼此充分相邻时，相邻有[0116]如上所述，PMOS区域P和NMOS区域N中的单个有源鳍110代表可以沿第二方向II彼[0117]接合层300可以沿第二方向II从NMOS区域N和PMOS区域P的外围部分水平地生长到分离区域PNS中。例如，第一单元区域C1中的接合层300可以水平地生长到第一分离区域PNS1中，并且第二单元区域C2中的接合层300可以沿第二方向II水平地生长到第二分离区到切割图案CP的限制，并且可以被迫转变为在第三方向III上沿着切割图案CP的侧表面竖[0119]因此，在电力区域PA周围的接合层300的竖直生长的程度可以比远离电力区域PA向上朝向切割图案CP倾斜，并且可以在切割图案CP和与切割图案CP相邻的接合层300之间[0122]当接合层300的竖直外延生长沿切割图案CP的侧表面不均匀或不稳定时，接合层[0123]因为远离切割图案CP的接合层300可以不具有诸如切割图案CP的生长限制因素，者有源鳍110可以被布置在分离区域PNS周围时，接合层300可能由于非限制性的各向同性外延生长行为而具有尖部(pointportio[0124]此外，由于切割图案CP周围的接合层300可以经由电力触头620连接到电力轨700(这将在下文中详细描述)，因此在切割图案CP周围的接合层300的大小增加可以增加用于和第二单元区域C2中的接合层300可以通过电力区域PA中的切割图案CP彼此充分分离。因此，可以在半导体器件中实质上防止第一单元区域C1和第二单元区域C2之间的接合层300[0127]可以在具有接合层300的基板100上形成足够厚度的绝缘层，以填充间隔物间孔割图案CP限定的开口暴露器件隔离层120和有源鳍110，从而在单元区域C中形成沿第二方包括氧化硅，因此可以通过使用栅极间隔物240和切割图案CP作为蚀刻掩模来进行干蚀刻设栅极电极图案220和虚设栅极绝缘图案210的蚀刻工艺中，可以由于绝缘图案400而防止[0132]栅极沟槽可以在第一方向上由栅极间隔物240限定，并且在第二方向上由切割图锆(ZrO2极电极层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺和物理气相沉积(PVD)极电极530，它们可以顺序地形成在有源鳍110和器件隔离层120上并且可以填充栅极沟槽而作为栅极结构500。栅极电极530可以至少部分地被栅极沟槽中的功函数控制图案520包从器件隔离层120突出以扩大晶体管的沟道面积，因此PMPS晶体管和NMOS晶体管可以被用[0138]第一单元区域C1和第二单元区域C2中的栅极结构500可以通过电力区域PA中的切合层300也可以通过电力区域PA中的切割图案CP在第二方的栅极结构500的电短路，并且也可以通过相同的切割图案CP实质上防止第一单元区域C1孔CTH2可以形成在电力区域PA中。PMOS区域P和NMOS区域N中的接合层300可以通过第一触极帽图案500可以至少部分地被第一层间介电图案IL图案ILD1可以包括与绝缘图案400不同的案CP可以形成为接合切割图案CP2，其宽度的减小程度与第二触头孔CTH2的大小的减小程可以不从电力区域PA去除靠近栅极结构500的切割图案CP，因此切割图案CP的宽度可以不过NMOS触头孔可以暴露NMOS区域N中的接头孔PCTH和NMOS触头孔NCTH可以通过分离区域PNS中的绝缘图案40以相对于接合切割图案CP2与第二单元区域C2中的第二触头[0147]在修改的示例性实施例中，还可以在通过第一触头孔CTH1暴露的接合层300上形一层间介电图案ILD1以及第一触头孔CTH1和第二触头孔CTH2的底壁和侧壁上形成阻挡层。到可以暴露绝缘图案400和接合切割图案CP2的上表面为止，从而以触头结构600的上表面可以与绝缘图案400的上表面和接合切割图案CP2的上表面共面的构造在PMOS区域P和NMOS[0153]单元触头610可以连接到NMOS区域N和PMOS区域P中的接合层300，并且电力触头单元区域C1中的接合层300可以不连接到第二单元区域C2中第一单元区域C1和第二单元区域C2中的晶体管可以通过单个[0156]参考图31和图32A至图32E，可以在触头结构600和第一层间介电图案ILD1上形成第二层间介电图案ILD2，并且电力轨700可以形成在第一层间介电图案ILD1上并可以与电其中电力触头620和接合切割图案CP2可以电力线720以及从电力线720向下延伸并与电力触头620和接合切割图案CP2接触的电力插和第二单元区域C2二者中的晶体管可以通过一对[0162]还可以在第二层间介电图案ILD2和电力轨700上形成多个附加的层间介电图案，并且还可以在附加的层间介电图案上形成附加的触头结构和布线，以便连接到单元区域C但是可以实质上防止第一单元区域C1中的接合层300与第二单元区域C2中的接合层300连[0164]此外，第一单元区域C1中的栅极结构500也可以通过切割图案CP与第二单元区域单元区域C1和第二单元区域C2之间的栅极结构CP2的两侧，因此第一单元区域C1中的电力触头620可以与第二单元区域C2中的电力触头[0167]尽管本示例性实施例公开了切割图案CP用于在电力区域PA的大小减小的情况下[0168]图33至图40F是示出了根据本发明构思的示例性实施例的制造半导体器件的方法使得PMOS区域P、NMOS区域N和电力区域PA可以至少部分地被附加的掩膜图案AMP覆盖并且分地或全部地去除栅极间隔物240和绝缘图案400，从而形成可以暴露器件隔离层120的分的接合层300可以在分离区域PNS中延伸，且NMOS区域N中的接合层300可以在分离区域PNS离区域PNS中彼此连接，并且PMOS区域P和NMOS区域N的接合层300可能在分离区域PNS中彼于将PMOS区域P中的栅极结构500和接合层300与NMOS区域N中的栅极结构500和接合层300[0176]例如，可以在附加的掩模图案AMP上形成足够厚度的附加的间隙填充层以填充分[0182]例如，从PMOS区域P延伸的栅极结构500可以通过分离图案SP与从NMOS区域N延伸[0183]栅极结构500可以实质上是通过与以上参考图23至图24D详细描述的工艺相同的二层间介电图案ILD2和电力轨700可以实质上通过与参考图27至图32E详细描述的工艺相图案ILD2和电力轨700的方法的任何进一步详细描述的程度上，可以假设这些元件至少类[0185]因此，栅极结构500和接合层300可以通过分离图案SP在分离区域PNS中彼此充分[0187]此外，第一单元区域C1中的栅极结构500也可以通过切割图案CP与第二单元区域单元区域C1和第二单元区域C2之间的栅极结构[0188]此外，栅极结构500和接合层300可以通过分离图案SP在分离区域PNS中彼此充分SP在分离区域PNS中彼此充分分离。半导体器件可以形成为具有高可靠性和稳定性的CMOSCP2的两侧，因此第一单元区域C1中的电力触头620可以与第二单元区域C2中的电力触头[0191]例如，当在电力区域PA中具有切割图案和/或在分离区PNS中具有分离图案SP的