CN111427717B 用于在存储器系统中编码和解码数据的方法和装置 （三星电子株式会社）

US2007226285A1,2007.09.27用于在存储器系统中编码和解码数据的方一种解码电路，包括Bose-Chaudhuri-Hocquenghem(BCH)解码器。BCH解码器包括用于基于BCH编码字来生成校正子的校正子级、对校正子执行Berlekamp-Massey(BM)算法以生成错误位置多项式(ELP)系数的Berlekamp-Massey级、使用快速傅立叶变换(FFT)对ELP系数执行以及被配置为基于迭代信息将错误位重新排序为按顺序的帧修复器级。BCH解码器使用重新排2Berlekamp-Massey(BM)级，对所述校正子执行Berlekamp-MassChien级，使用快速傅立叶变换FFT电路对所述ELP系数执行C帧修复器级，被配置为基于从针对所述第一FFT级的每次迭代而递增的计数器输出的输入控制电路，被配置为将所述BCH编码字作为硬判决位存储在所述硬判决缓冲器中所述BCH解码器附加地使用所存储的delta校正子对所述BCH编码字的数据执行错功解码所述BCH编码字的结果被输出到所述delta校正子计算器，用于计算所述delta校正7.如权利要求5所述的解码电路，还包括Reed-Solomon解码器，用以校正存储在所述8.如权利要求3所述的解码电路，其中，所述B软判决位，并且所述BCH解码器基于一定概率来翻转所述硬判决位中与所述软判决位中具偶数存储器，包括被配置为各自存储所输出的所述一定数量奇数存储器，包括被配置为各自存储所输出的所述一定数量的3多个2至1第一复用器，其中每个第一复用器接收所述缓冲器，包括存储由所述60至1复用器输出的数据的第一半的第一部分和存储由所述多个2至1第二复用器，其中每个第二复用器从所述基于存储在所述存储器系统中的Bose-Chaudhuri-HocquenghemBCH编码字来生成校使用快速傅立叶变换FFT电路对所述ELP系数执行Chien搜索，以生成错误位和迭代信使用重新排序的错误位对所述BCH编码字的数据是从针对所述第一FFT级的每次迭代而递增的计Berlekamp-Massey(BM)级，对所述校正子执行Berlekamp-Mass第一快速傅立叶变换FFT级，对所述ELP系数迭代地执行第一FFT运算，以生成第一结4输入控制电路，被配置为将所述BCH编码字作为硬判决位存储在所述硬判决缓冲器中述软判决位，并且所述BCH解码器基于一定概率来翻转所述硬判决位中与所述软判决位中5[0001]本发明构思的示例性实施例涉及用于在存储器系统中编码和解码数据的方法和[0002]NAND快闪存储器是电可擦除可编程只读存储器(ElectricallyErasableAnd错误。各种错误校正码可以用来检测和校正这样的错误。错误校正码可以包括Reed-Solomon(RS)码、Bose-Chaudhuri-Hocquenghem(BCH)码、低密度奇偶校验(LowDensity(BCH)解码器的解码电路。BCH解码器包括用于基于BCH编码字来生成校正子(syndrome)的校正子级(stage)、对校正子执行Berlekamp-Massey(BM)算法以生成错误位置多项式(ErrorLocationPolynomial，ELP)系数的Berlekamp-Massey级、使用快速傅立叶变换(FastFourierTransform，FFT)对ELP系数执行Chien搜索以生成错误位和迭代信息的[0005]根据本发明构思的示例性实施例，提供了一种对Bose-Chaudhuri-HocquenghemBerlekamp-Massey算法以生成错误位置多项式(ELP)系数；使用快速傅立叶变换(FFT)对6[0012]图4示出了可以在SBCH解码器中使用的根据本发明构思的示例性实施例的输出缓[0013]图5示出了可以在SBCH解码器中使用的根据本发明构思的示例性实施例的输出缓存储器控制器、非易失性存储器和存储器控制器、数字自动对焦相机、个人数字助理理器(CentralProcessingUnit，CPU)、数字信号处理器(DigitalSignalProcessor，7读存储介质”可以表示用于存储数据的一个或多个设备，包括只读存储器(ReadOnly[0027]图1是根据本发明构思的一些实施例的存储器被应用于其的存储器系统的框图。[0028]非易失性存储器设备2000可以是但不限于快闪存储器设备、NAND快闪存储器设例，非易失性存储器设备2000可以包括多个NAND快闪存储器设备。非易失性存储器设备2000可以具有平面结构或有存储器单元堆叠的三维(Three-Dimensional，3D)存储器单元[0032]控制逻辑126控制非易失性存储器设备2000的整体操作。当从存储器控制器1000[0033]X解码器121由控制逻辑126控制，并根据行地址来驱动存储器单元阵列2100中的[0035]寄存器128是在其中存储从存储器控制器1000输入的信息的空间，并且可以包括8[0037]I/O引脚127和I/O缓冲器124可以用作在外部设备(例如，存储器控制器1000或主机)和非易失性存储器设备2000之间交换的数据的I/出用于控制存储器控制器1000的其他元件的操作的指令，其中该其他元件包括例如ROM或多个示例实施例不限于此。固件代码还可以被存储在除了ROM113之外的非易失性存储[0041]作为用作缓冲器的存储器的RAM112可以存储从主机或微处理器111输入的初始入到非易失性存储器设备2000和从非易失性存储器设备2000输出的数据以及各种参数和[0042]存储器接口116可以用作存储器控制器1000和非易失性存储器设备2000之间的接建的命令提供给非易失性存储器设备2000的I/O引脚127。存储器接口116提供要由非易失性存储器设备2000执行的命令和非易失性存储器设备2000的地址据被提供给非易失性存储器设备2000之前对数据执行错误校正编码来生成添加有一个或9误校正失败。在示例性实施例中，编码器1100和解码器1200使用超级Bose-Chaudhuri-[0045]SBCH是由几个短的二进制Bose-Chaudhuri-Hocquenghem(BCH)码和非二进制数的，对短分量BCH码和RS码使用标准代数解码模式。为此，SBCH解码器的功耗比对应的[0047]SBCH编码器包括被配置为接收一定量的数据位以进行编码的输入控制块200(例码器201可以以固定的码长n和不同数量的奇偶位支持多个BCH码率。BCH编码使得生成BCH[0049]SBCH编码器还包括加法器(例如，加法电路)202，其通过将BCH奇偶部分(例如，PBCH,i)添加到由SBCH编码器的Delta校正子陪集(coset)编码器206输出的Delta校正子陪集Delta校正子陪集DSi是从生成自先前输入信息部分ini-1的先前Delta校正子值dsi-1,r生成[0051]对先前输入信息部分ini-1和先前SBCH奇偶PSBCH,i-1操作SBCH编码器的[0053]SBCH编码器的RS编码器205根据定义Delta校正子陪集DSi的先前Delta校正子值[0058]解码器的输入控制块(例如，输入控制电路)300将硬判决位应用于解码器的硬判[0059]由BCH解码器304成功解码的帧被应用于解码器的delta-校正子计算器306，其计[0063]图4示出了根据本发明构思的示例性实施例的图3的SBCH解码器的输出缓冲器[0065]因此，BCH解码器304可以向偶数存储器401输出40位块三次，以填充偶数存储器然后可以在向偶数存储器401和奇数存储器402输出数[0066]第一复用器403被配置为将来自偶数存储器401和奇数存储器402中的一个的120第一复用器403，其中第一复用器403中的每一个接收偶数存储器401的一位和奇数存储器[0067]输出缓冲器可以包括确定第一FIFO404何时满或几乎满(例如，空单元的数量小[0069]缓冲器409接收由第二复用器406输出的数据。缓冲器409的宽度对应于第二复用据被移动到第二FIFO411的第二单元，并且从第三复用器410接收的第二数据被移动到第的最后一个单元的数据可以被输出到输出控制[0071]图5示出了根据本发明构思的示例性实施例的图3的SBCH解码器的输出缓冲器[0072]图5的输出缓冲器具有与图4的输出缓冲器相同的一些元件，诸如，偶数存储器行被修改以使用快速傅立叶变换(FFT)的Chien搜索。CS级607输出错误位数据以及迭代ID[0077]图7示出了根据本发明构思的示例性实施例的BM级，其可以用来实施图6的BM级[0079]图8示出了根据本发明构思的示例性实施例的BM级，其可以用来实施图6的BM级一加法器710的ELP和AP输入中的一个。乘法器821将Si乘以ELP和/或将Si乘以AP以生成差需要标量乘以多项式的一个这样的乘法器，并且添加需要更少功率的标量乘以标量乘法[0081]在实施例中，在无逆版本中，ELP的第一系数总是1，这有利于功率节省和改进[0083]图10示出了根据本发明构思的示例性实施例的CS级，其可以用来实施图6的CS级器1000基于开始计数指示在输出ELP系数中的下一个和反馈之间进行选择。每次执行第一