2025年计算机组成原理专升本考试模拟题及答案

2025年计算机组成原理专升本考试模拟题及答案一、单项选择题（本大题共15小题，每小题2分，共30分。在每小题给出的四个选项中，只有一项是最符合题目要求的）1.若某10位补码表示的整数范围为-512至+511，则其对应的移码表示的最小数值是（）A.0000000000B.1000000000C.0111111111D.11111111112.某指令系统中，操作码长度为6位，地址码字段包含两个直接地址字段（各8位），则该指令的总长度为（）A.22位B.20位C.18位D.16位3.某计算机主存容量为4GB，按字节编址，地址总线宽度至少需要（）位A.30B.32C.34D.364.以下关于Cache替换策略的描述中，正确的是（）A.随机替换策略实现简单，但命中率较低B.先进先出（FIFO）策略能有效避免“抖动”现象C.近期最少使用（LRU）策略需要为每个块维护时间戳，硬件成本低D.最不经常使用（LFU）策略比LRU更能反映局部性原理5.某CPU的时钟频率为3GHz，某条指令的执行需要5个时钟周期，则该指令的执行时间为（）A.1.67nsB.1.25nsC.0.83nsD.0.67ns6.若某浮点数格式为：1位符号位，5位阶码（移码，偏置值16），10位尾数（补码，隐含最高位1），则该浮点数能表示的最大正数的阶码二进制是（）A.11111B.10000C.01111D.000007.以下关于总线仲裁的描述中，错误的是（）A.集中仲裁方式中，独立请求法的响应速度最快B.分布式仲裁不需要中央仲裁器C.链式查询法的优先级固定，离仲裁器越近的设备优先级越高D.计数器查询法中，设备优先级由计数器初始值决定，不可动态调整8.某DRAM芯片容量为8M×16位，若采用异步刷新方式，刷新周期为64ms，每个存储单元刷新时间为0.1μs，则该芯片的刷新操作占总时间的比例约为（）A.0.01%B.0.1%C.1%D.10%9.以下关于微程序控制器的描述中，正确的是（）A.微指令的操作控制字段采用直接编码方式时，控制信号数量不受限制B.微程序存放在RAM中，可动态修改C.水平型微指令的并行操作能力强，适用于高速CPUD.垂直型微指令的格式与机器指令格式差异较大，灵活性高10.某I/O接口中设置了4个中断源，采用链式查询优先级判优，若中断请求信号为IR3=1、IR2=0、IR1=1、IR0=0（IR3优先级最高），则被响应的中断源是（）A.IR3B.IR2C.IR1D.IR011.以下关于指令流水线的描述中，错误的是（）A.流水线的加速比等于未采用流水线时的指令执行时间与采用流水线后的时间之比B.数据相关会导致流水线断流，可通过转发技术解决C.控制相关主要由转移指令引起，可通过分支预测减少影响D.流水线的级数越多，加速比一定越大12.某计算机采用双总线结构（CPU-主存总线、I/O总线），则以下操作中不需要经过CPU-主存总线的是（）A.CPU从主存读取指令B.主存向Cache写入数据C.硬盘通过DMA控制器向主存传输数据D.CPU向I/O接口发送控制命令13.若某定点数采用模4补码（双符号位）表示，运算中出现“11.0101+00.1011”的情况，其结果的溢出标志位为（）A.0（无溢出）B.1（正溢出）C.2（负溢出）D.无法判断14.以下关于虚拟存储器的描述中，正确的是（）A.虚拟存储器的地址空间大小由主存容量决定B.页表的作用是实现虚拟页号到物理页号的映射C.段式存储管理比页式更易实现内存共享D.段页式存储管理中，虚拟地址需先查段表，再查页表，访存次数为1次15.某计算机的指令系统中，有一条“ADDR1,(R2)+”指令，其寻址方式为（）A.寄存器寻址+寄存器间接寻址B.寄存器寻址+变址寻址C.寄存器寻址+自增型寄存器间接寻址D.立即寻址+基址寻址二、填空题（本大题共10小题，每空2分，共20分）16.计算机中，浮点数的表示范围由______决定，精度由______决定。17.指令周期通常包括取指周期、______、执行周期和______。18.DRAM采用______存储原理，需要定期刷新；SRAM利用______存储信息，无需刷新。19.总线的性能指标主要包括总线宽度、______、______和负载能力。20.微程序控制器中，存放微程序的存储器称为______，其存储的基本单位是______。21.流水线中的三种冲突类型是数据相关、______和______。22.I/O接口的基本功能包括地址译码、______、______和中断控制。23.某32位计算机的主存地址为24位，按字编址（字长32位），则主存容量为______MB。24.若某计算机的CPI（平均时钟周期数）为1.5，时钟频率为2GHz，则其MIPS（百万条指令每秒）为______。25.磁盘的访问时间由寻道时间、______和______三部分组成。三、简答题（本大题共5小题，每小题6分，共30分）26.简述冯·诺依曼计算机的基本特点。27.说明补码加减法运算中“符号位与数值位一起参与运算”的优点。28.简述指令流水线中“结构相关”的含义及解决方法。29.比较程序查询方式与中断方式在I/O控制中的优缺点。30.说明虚拟存储器中“页面失效”（缺页）的处理流程。四、计算题（本大题共4小题，共30分）31.（6分）将十进制数-43.625转换为IEEE754单精度浮点数（用十六进制表示）。已知单精度格式：1位符号位，8位阶码（移码，偏置值127），23位尾数（隐含最高位1）。32.（8分）某计算机主存容量为256MB，按字节编址，Cache容量为32KB，块大小为64B，采用4路组相联映射方式。（1）计算主存地址中标记（Tag）、组号（Index）、块内偏移（Offset）各字段的位数；（2）若Cache的命中率为95%，主存访问时间为100ns，Cache访问时间为10ns，计算平均访问时间（含Cache失效时的主存访问时间）。33.（8分）某程序包含3类指令，各类指令的CPI及数量占比如下：A类：CPI=2，占比40%B类：CPI=3，占比30%C类：CPI=5，占比30%（1）计算该程序的平均CPI；（2）若CPU时钟频率为2.5GHz，计算执行10^9条指令所需的时间（单位：秒）。34.（8分）某计算机的主存地址为32位，采用页式虚拟存储管理，页面大小为4KB，页表项大小为4字节。（1）计算虚拟地址中虚页号和页内偏移的位数；（2）若页表采用二级页表结构，且第一级页表占1个页面，计算第二级页表的页目录项位数。五、综合题（本大题共2小题，共30分）35.（15分）某计算机的CPU数据通路结构如下：通用寄存器R0~R7（32位）算术逻辑单元（ALU），支持加、减、与、或操作指令寄存器（IR），存储当前指令程序计数器（PC），存放当前指令地址主存数据寄存器（MDR），主存地址寄存器（MAR）假设某条指令为“ADDR1,R2,R3”（功能：R1←R2+R3），请详细描述该指令从取指到执行完成的完整过程（包括各阶段的控制信号和数据流动路径）。36.（15分）某计算机的Cache采用直接映射方式，块大小为16B，主存地址为20位，Cache容量为64KB。（1）画出主存地址到Cache地址的映射关系图（标注各字段名称及位数）；（2）若主存块号为0x3A5的块需要调入Cache，计算其对应的Cache行号；（3）若Cache的替换策略为随机替换，当访问主存块0x3A5、0x7B2、0x3A5、0x1C8、0x7B2时，分别说明每次访问是否命中（假设初始时Cache为空），并计算命中率。参考答案一、单项选择题1.B2.A3.B4.A5.A6.A7.D8.B9.C10.A11.D12.D13.A14.B15.C二、填空题16.阶码位数；尾数位数17.间址周期；中断周期18.电容存储电荷；触发器19.总线频率；传输速率（或总线带宽）20.控制存储器（CM）；微指令21.结构相关；控制相关（或指令相关）22.数据缓冲；信号转换（或电平转换）23.64（2^24位=2^24/8=2^21字节=2^21/2^20=2MB？注：按字编址，字长32位=4字节，24位地址对应2^24字，总容量=2^24×4B=2^26B=64MB）24.1333（2GHz/1.5≈1.333×10^9IPS=1333MIPS）25.旋转延迟时间；数据传输时间三、简答题26.①采用存储程序工作方式（程序和数据存放在同一存储器中）；②指令和数据以二进制形式表示；③计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；④指令按顺序执行，由控制器控制各部件协调工作。27.①符号位参与运算可自动处理符号，无需单独判断符号；②加减法统一为加法运算（减法转换为加负数的补码），简化运算器设计；③结果的符号位由运算自动提供，无需额外逻辑判断。28.结构相关指多条指令在同一时钟周期争用同一功能部件（如寄存器或存储器）。解决方法：①增加功能部件的数量（如采用独立的指令Cache和数据Cache）；②插入“气泡”（暂停周期），使冲突指令顺序使用部件。29.程序查询方式：优点是控制简单，硬件成本低；缺点是CPU需不断查询I/O状态，效率低，CPU利用率差。中断方式：优点是CPU与I/O设备可并行工作，效率高；缺点是需要中断系统支持，硬件复杂，处理中断时需保护/恢复现场，有额外开销。30.①CPU访问虚拟地址时，查页表发现该页未调入主存（缺页）；②产生缺页中断，CPU保存当前进程现场；③操作系统选择一个物理页（若主存已满，需置换出一个页，写入磁盘）；④将所需页面从磁盘读入主存；⑤更新页表，标记该页为已调入；⑥恢复进程现场，重新执行引发缺页的指令。四、计算题31.步骤：（1）符号位：负数，符号位=1；（2）绝对值转换为二进制：43=32+8+2+1=101011，0.625=5/8=101×2^-3，故-43.625=-101011.101；（3）规格化：-1.01011101×2^5（小数点左移5位）；（4）阶码=5+127=132=10000100（二进制）；（5）尾数=01011101000000000000000（取23位，补零）；（6）十六进制：11000010001011101000000000000000→C25C0000（二进制分组：11000010010111010000000000000000）。32.（1）块大小64B=2^6B，Offset=6位；Cache容量32KB=32×1024B=2^15B，每组4块，每组大小=4×64B=256B=2^8B，组数=32KB/256B=128=2^7，故Index=7位；主存地址32位（256MB=2^28B，地址28位？注：256MB=2^28字节，地址28位），Tag=28-7-6=15位。（2）平均访问时间=0.95×10ns+0.05×(10ns+100ns)=9.5ns+5.5ns=15ns。33.（1）平均CPI=2×0.4+3×0.3+5×0.3=0.8+0.9+1.5=3.2；（2）总时钟周期数=10^9×3.2=3.2×10^9，时间=3.2×10^9/2.5×10^9Hz=1.28秒。34.（1）页面大小4KB=2^12B，页内偏移=12位；虚拟地址32位，虚页号=32-12=20位；（2）一级页表占1页（4KB），页表项大小4字节，一级页表项数=4KB/4B=1024=2^10，故一级页号=10位；剩余虚页号=20-10=10位，作为二级页号，即第二级页目录项位数=10位。五、综合题35.指令执行过程：（1）取指阶段：PC内容送MAR（控制信号：PC→MAR）；主存读，MAR对应地址的指令送MDR（控制信号：Read）；MDR内容送IR（控制信号：MDR→IR）；PC+1（控制信号：PC+1→PC），指向下一条指令地址。（2）译码阶段：IR中的操作码（ADD）被译码，确定为寄存器-寄存器加法指令；读取源寄存器R2、R3的内容（控制信号：R2→A，R3→B）。（3）执行阶段：ALU执行加法操作（A+B→C，控制信号：ALU_Add）；结果C送目标寄存器R1（控制信号：C→R1）。（4）结