CN111554341B 非易失性存储器装置及其操作方法 （三星电子株式会社）

US2015378887A1,201冲器电路包括多个第一页缓冲器和多个第二页单元阵列中的数据并将所感测的数据转储到数将由数据锁存器转储的数据发送到数据I/O电括在多个第二页缓冲器中的至少一个中的数据2感测锁存器被配置为感测存储在所述存储器单元阵列中的数据并将所感测的数据转储到控制逻辑电路，被配置为控制所述页缓冲器电路，使得在包括在其中，控制所述多个第一页缓冲器，使得包括在所述多个中的所述数据锁存器将由包括在所述多个第一页缓冲器中的至少一个中的所述感测锁存器转储的数据转储到包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存其中，控制所述多个第二页缓冲器，使得包括在所述多个中的所述数据锁存器将由包括在所述多个第二页缓冲器中的至少一个中的所述感测锁存器转储的数据转储到包括在所述多个第二页缓冲器中的至少一个中的所述高速缓存锁存控制所述多个第一页缓冲器，使得在包括在所述多个第二页包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存器基于存储在所包括在所述多个第二页缓冲器中的至少一个中的所述高速缓存锁存器基于存储在所的至少一个中的所述高速缓存锁存器将数据发送到所述数据输入/输出电路所花费的时间周期比包括在所述多个第二页缓冲器中的至少一个中的所述数据锁存器转储数据所花费3包括在所述多个第一页缓冲器中的至少一个中的所述数据锁存器和包括在所述多个包括在所述多个第一页缓冲器中的至少一个中的所述数据锁存器和包括在所述多个第一页缓冲器中的至少一个中的所述高速缓存锁存器电连接8.一种被配置为执行随机读取操作的非易失性存器将第一数据转储到所述第一页缓冲器的高速缓存锁存器并控制所述第二页缓冲器的数据锁存器不将第二数据转储到所述第二页缓冲器的基于所述地址从包括在所述页中的存储器单元当中识别存储有要读取以执行所述随将存储在所识别的存储器单元中的数据确定为所所述控制逻辑电路还被配置为控制所述第一页缓冲器和所述第二第一页缓冲器感测存储在第一平面中的数据并且所述第二页缓冲器感测存储在第二平面控制所述第一页缓冲器和所述第二页缓冲器，使得如果所述第12.一种将从多条位线感测的数据输出到数据输入/输出电路的页缓冲器电路的操作分别使用多个第一感测锁存器和多个第二感测锁存器从所述多条位线感测第一数据4将所述第一数据从所述多个第一感测锁存器转储到多个第二数据从所述多个第二感测锁存器转储到多将所述第一数据从所述多个第一数据锁存器转储到多个第一高在所述第一数据被转储到所述多个第一高速缓存锁存器的时间周期的至少一部分期在从所述多个第一高速缓存锁存器输出所述第一数据的同转储到所述多个第二高速缓存锁存器所花费的时间周期比所述多个第一高速缓存锁存器所述第一数据和所述第二数据中的每一个包括存储在第一页的存储器单元中的数据，所述第二数据的转储包括在从所述多条位线感测存储在第二页中的第三数据的同时15.根据权利要求12所述的操作方法，还包括在维持所述第二数据的同时将所述第一数据从所述多个第一高速缓存锁存器输出到所述数据输入/输出电路，并且不将所述第二16.根据权利要求15所述的操作方法，还包括基于所接收的地址识别要通过随机读取当从所述多个第二高速缓存锁存器完全输出所述第二数据时将第n数据从多个第n数所述第一数据所花费的时间周期以及从所述多个第二高速缓存锁存器输出所述第二数据5[0002]本申请要求2019年2月11日在韩国知识产权局提交的韩国专利申请No.10_2019_[0003]本发明构思的示例性实施例涉及非易失性存储器装置及涉及一种包括感测和读取存储器单元的数据的页缓冲器的非易失性存储器装置以及操作[0005]非易失性存储器装置是即使电源切断时也能够保留所存储的信息的存储器装[0006]根据本发明构思的示例性实施例，一种非易失性存储器装置包括存储器单元阵6冲器的数据锁存器不将第二数据转储到第二[0008]根据本发明构思的示例性实施例，一种将从多条位线感测的数据输出到数据输[0011]图2A是示出根据本发明构思的示例性实施例的包括在存储器单元阵列中的平面[0012]图2B是示出根据本发明构思的示例性实施例的包括在存储器单元阵列中的存储[0016]图4是用于说明根据本发明构思的示例性实施例的感测和输出多个页的数据的方[0017]图5是根据本发明构思的示例性实施例的图3的页缓冲器电路的框图，图6是用于说明根据本发明构思的示例性实施例的图5的页缓冲器电路的操[0021]图10是根据本发明构思的示例性实施例的包括第一页缓冲器和第二页缓冲器的[0024]图13和图14是用于说明根据本发明构思的示例性实施例的第一页缓冲器和第二[0026]图15B是用于说明根据本发明构思的示例性实施例的图15A的页缓冲器电路中所[0027]图15C是用于说明根据本发明构思的示例性实施例的图15B的页缓冲器的操作的7[0029]图17是用于说明根据本发明构思的示例性实施例的第一页缓冲器和第二页缓冲[0030]图19是用于说明根据本发明构思的示例性实施例的由控制逻辑单元执行的地址[0034]图23是用于说明根据本发明构思的示例性实施例的固态驱动器(SSD)系统的框[0035]本发明构思的示例性实施例在经由非易失性存储器装置的页缓冲器从存储器单[0039]页缓冲器电路110可根据操作模式而作为写驱动器或读出放大器操作。在编程操位线BL感测存储在所选存储器单元中的数据。页缓冲器电路110可锁存所感测的数据并将[0040]包括在页缓冲器电路110中的多个页缓冲器PB1至PBm中的每一个可包括感测锁存[0041]存储器单元阵列120可经由字线WL0至WLn_1、单元串选择线SSL和地选择线GSL连储器单元阵列120可包括多个NAND单元串SR。每个NAND单元串SR可经由单元串选择晶体管8[0049]根据本发明构思的示例性实施例，控制逻辑单元140可根据指示随机读取操作的发送到页缓冲器电路110，使得包括在第一页缓冲器中的数据锁存器将第一数据转储到第一页缓冲器的高速缓存锁存器，不将第二数据转储到第二页缓冲器的各个高速缓存锁存据DTA提供给页缓冲器电路110或将从页缓冲器电路110接收的数[0051]图2A是示出根据本发明构思的示例性实施例的包括在存储器单元阵列中的平面多条位线BL0至BLa_1中的每一条垂直的方向上包括a个存储与字线WL0至WL7对应的页PAG为单位执行编程。图2A示出一个块包括分别与8条字线WL0至9的存储器块可包括不同数量的存储器单元和页。图1的非易失性存储器装置10可包括多个存储器单元阵列，各个存储器单元阵列具有与上述存储器单元阵列120相同的结构并执行[0054]图2B是示出根据本发明构思的示例性实施例的存储器单元阵列中所包括的存储[0058]共同连接到一条串选择线的NAND串配置一行。例如，共同连接到串选择线SSL1[0059]串选择晶体管SST连接到对应第一串选择线SSL1至第三串选择线SSL3。多个存储器单元MC1至MC8分别连接到字线WL1至WL8。地选择晶体管GST连接到对应地选择线GSL1至GSL3。串选择晶体管SST连接到对应位线BL1至BL3，地选择晶体管GST连接到公共源极线储器块相对于衬底SUB形成在竖直方向上。尽管在图2C中存储器块包括两条选择线GSL和[0064]在两条相邻公共源极线CSL之间的衬底SUB的区域上，多个柱P在第一方向上顺序地布置并在第三方向上穿透多个绝缘层IL。例如，多个柱P穿透多个绝缘层IL并接触衬底源极线CSL之间的区域中，诸如选择线GSL和SSL和字线WL1至WL8的栅电极GE也设置在电荷彼此间隔开特定距离的位线BL1至BL3设置[0069]多个存储器块BLK11至BLK1n和多个存储器块BLK21至BLK2n可分别经由第一位线第一平面PL1中的存储器块BLK11至BLK1n可经由第一位线BL1连接到第一页缓冲器电路冲器电路110b。换言之，包括在第一平面PL1中的存储器块BLK11至BLK1n可共享第一位线冲器111和第二页缓冲器112)。第一页缓冲器111可包括第一页缓冲器Pba，第二页缓冲器冲器112可包括图1的多个页缓冲器PB1[0073]作为另一示例，第一页缓冲器111可包括图1的多个页缓冲器P冲器PBa和第二页缓冲器PBb的内部结构[0074]图4是用于说明根据本发明构思的示例性实施例的感测和输出多个页的数据的方速缓存锁存器输出转储的第一页PAG1的数据的同时，感测锁存器可感测第二页PAG2的数[0076]参照图4，因为例如由于感测锁存器与高速缓存锁存器之间的物理分离距离而发[0077]图5是根据本发明构思的示例性实施例的图3的页缓冲器电路的框图，图6是用于说明根据本发明构思的示例性实施例的图5的页缓冲器电路110的操缓冲器PBa和第二页缓冲器PBb中的每一个可以页PAG为单位对存储在存储器单元阵列120和位线BLy可以是与同一字线交叉的位线。第一页缓冲器PBa和第二页缓冲器PBb可一起操[0079]第一页缓冲器PBa可包括第一感测锁存器SL1和第一高速缓存锁存器CL1，第二页连接到位线BLx，第二感测锁存器SL2可电连接到位线BLy。基于第一感测锁存器控制信号到第一高速缓存锁存器CL1并且可将数据转储(由DPb指示)到第二高速缓存锁存器CL2。例器SL1将数据转储到第一高速缓存锁存器CL1的时间区段可与第二感测锁存器SL2将数据转储到第二高速缓存锁存器CL2的时间区段至[0080]第一高速缓存锁存器CL1可基于第一高速缓存锁存器控制信号LTCH_C1将转储的[0081]参照图5和图6的(a)，第一感测锁存器SL1和第二感测锁存器SL2可感测存储在同到第一高速缓存锁存器CL1，第二感测锁存器SL2可将存储在同一页PAG中的数据的剩余部转储(DPa)到第一高速缓存锁存器CL1的时间周期的至少一部分期间，第二感测锁存器SL2[0082]第一感测锁存器SL1可在时间周期tDPa期间将所感测的数据转储到第一高速缓存测锁存器SL2可将数据转储(DPb)到第二高速缓存锁存器CL2。换言之，在时间周期tDPb期[0083]第一高速缓存锁存器CL1将数据发送到数据I/O电路150的时间周期tDOa可大于或缓存锁存器CL1将数据发送到数据I/O电路150的操作DOa完成的时间点可晚于第二感测锁存器SL2将数据转储到第二高速缓存锁存器CL2的操作DPb完[0084]由第一页缓冲器111转储的数据的大小可与由第二页缓冲器112转储的数据的大CL1的一部分数据可具有与从第二感测锁存器SL2转储到第二高速缓存锁存器CL2的数据基本上相同的大小，并且存储在第一页PAG1中并由第一感测锁存器SL1转储到第一高速缓存锁存器CL1的那部分数据的转储持续时间可与从第二感测锁存器SL2转储到第二高速缓存储在第一页PAG1中的一半数据转储(DPa)到第一高速缓存锁存器CL1，第二感测锁存器SL2可将存储在第一页PAG1中的剩余一半数据转储(DPb)到第二高速缓存锁存器CL2。换言之，第一感测锁存器SL1和第二感测锁存器SL2可转储具有与页PAG的大小的一半对应的数据大第一高速缓存锁存器CL1和第二感测锁存器SL2可分别是包括在第一页缓冲器111和第二页分转储(DPc)到第一高速缓存锁存器CL1，第二感测锁存器SL2可将存储在第一页PAG1中的锁存器CL2的数据的大小可大于由第一感测锁存器SL1转储到第一高速缓存锁存器CL1的数据的大小。第二感测锁存器SL2将数据转储到第二高速缓存锁存器CL2所花费的时间周期tDPd可大于第一感测锁存器SL1将数据转储到第一高速缓存锁存器CL1所花费的时间周期[0086]第一高速缓存锁存器CL1将数据发送到数据I/O电路150所花费的时间周期tDOc可基本上等于第二感测锁存器SL2将数据转储到第二高速缓存锁存器CL2所花费的时间周期之，第一高速缓存锁存器CL1将数据发送到数据I/O电路150的操作完成的时间点可与第二感测锁存器SL2将数据转储到第二高速缓存锁存器CL2的操作完成的时间点基[0087]第二高速缓存锁存器CL2将数据发送到数据I/O电路150所花费的时间周期tDOd可基本上等于第一感测锁存器SL1感测数据的时间周期tS'与第一感测锁存器SL1将数据转储存储在第一页PAG1中的数据发送到数据I/O电路150的时间点可基本上等于第一感测锁存器SL1完成感测第二页PAG2的数据并将所感测的数据转储到第一高速缓存锁存器CL1的时间点。例如，时间周期tDOd可等于时间周期tS'与时间周期tDPc'之和(即，tDOd＝tS'+时间周期tDOd可小于第一感测锁存器SL1感测数据的时间周期tS'与第一感测锁存器SL1将存储所感测的数据。感测锁存器SL可基于感测锁存器控制信号LTCH_S来转储所存储的数控制信号LTCH_C的锁存器控制信号可包括在图1的页缓冲器控制信号CTR换言之，涉及彼此不同的感测锁存器SL和数据锁存器DL的感测操作和转储操作可并行执锁存器DL和高速缓存锁存器CL之间的锁存器的数量可小于包括在感测锁存器SL和数据锁速缓存锁存器CL之间的锁存器的数量可大于包括在感测锁存器SL和数据锁存器DL之间的tDP1大于时间周期tDP2时)，存储在第一页PAG1之后的页中的数据向数据I/O电路150的传的时间周期tDP1可等于或基本上等于数据锁存器DL将数据转储到高速缓存锁存器CL的时到数据锁存器DL的时间周期tDP1之和可等于数据锁存器DL将数据转储到高速缓存锁存器CL的时间周期tDP2与高速缓存锁存器CL发送数据的时间周期tDO之和(例如，tS+tDP1=实施例的页缓冲器PB可在感测第(N+2)页的数据的同时[0105]图10是根据本发明构思的示例性实施例的包括第一页缓冲器和第二页缓冲器的冲器PBb是第二页缓冲器112当中的一个页缓冲器。锁存器控制信号(LTCH_S1、LTCH_S2、[0107]参照图10和图11，第一页缓冲器PBa和第二页缓冲器PBb可以页PAG为单位对存储冲器PBa和第二页缓冲器PBb中的第一感测锁存器SL1和第二感测锁存器SL2感测来自同一页PAG的多条位线的电压，并将数据转储到第一数据锁存器DL1和第二数据锁存器DL2。例应的数据并将所存储的数据转储(DP1a)到第一数据锁存器DL1。基于第二感测锁存器控制储(DP1a和DP1b)的各条数据可以是包括在单个页PAG中的所有存储器单元中所存储的各条[0109]参照图11，分别基于第一感测锁存器控制信号LTCH_S1和第二感测锁存器控制信数据(DP1a)，第二感测锁存器SL2可感测并存储第一页PAG1的数据的另一部分并转储所存DL1存储由第一感测锁存器SL1转储的数据并将所存储的数据转储到第一高速缓存锁存器元140可向第二数据锁存器DL2发送指示存储由第二感测锁存器SL2转储的数据的第二数据得第一高速缓存锁存器CL1将由第一数据锁存器DL1转储的数据发送(DO3)到数据I/O电路CL1将数据(DO3)发送到数据I/O电路150的时间区段的至少一部分期间，第二数据锁存器将指示发送所存储的数据的第一高速缓存锁存器控制信号LTCH_C1发送到第一高速缓存锁[0115]在这种情况下，第二数据锁存器DL2转储数据的时间周期tDP3可小于第一高速缓存锁存器CL1将数据发送到数据I/O电路150的时间周期tDO3。因此，在完成数据发送操作储的数据的第二高速缓存锁存器控制信号LTC[0117]根据本发明构思的示例性实施例，页缓冲器电路110感测数据并将所感测的数据发送到数据I/O电路150所花费的总时间周期可减小。现在将参照图4和图11描述转储与第一感测锁存器SL1和第二感测锁存器SL2向第一数据锁存器DL1和第二数据锁存器DL2转储间周期tDP2，从第二数据锁存器DL2向第二高速缓存锁存器CL2转储数据花费时间周期由第一高速缓存锁存器CL1发送的数据以及由第二高速缓存锁存器CL2发送的数据可以是第一页PAG1的数据。在这种情况下，第一高速缓存锁存器CL1在时间周期tDO3期间发送数锁存器和图11的第一高速缓存锁存器CL1和第二高速缓存锁存器CL2发送第一页PAG1的数[0120]根据本发明构思的示例性实施例，第一页缓冲器111和第二页缓冲器112可从页[0121]例如，第一感测锁存器SL1从第一页PAG1感测并存储的数据的比特数可与第二感测锁存器SL2从第二页PAG2感测并存储的数据的比特数基本上相同。由第一高速缓存锁存器CL1发送到数据I/O电路150的数据的比特数可与由第二高速缓存锁存器CL2发送到数据的时间周期可与分别与第一页缓冲器111的各个锁存器对应的第二页缓冲器112的各个锁第一页PAG1感测数据并存储所感测的数据所花费的时间周期可与第二感测锁存器SL2从第器CL1将数据发送到数据I/O电路150所花费的时间周期可与第二高速缓存锁存器CL2将数据发送到数据I/O电路150所花费的时第一数据锁存器DL1和第二数据锁存器DL2转储数据所花费的时间周期tDP1可小于从第一数据锁存器DL1向第一高速缓存锁存器CL1转储数据所花费的时间周期tDP2或者从第二数器PB还可包括位线连接器BLC和预充电电路PC。包括在页缓冲器PB中的组件可经由从感测中的电荷可经由根据控制信号BLSHF导通的位线连接器BL[0129]感测锁存器SL可感测感测输出节点SO的电位改变并存储与电位改变对应的数[0130]根据本发明构思的示例性实施例，控制逻辑单元140可发送感测锁存器控制信号存器SL可经由第一电流路径C1将数据转储到数据锁存器DL。控制逻辑单元140可发送数据锁存器控制信号LTCH_D，使得存储在数据锁存器DL中的数据被转储到高速缓存锁存器CL。图11的tDP1)可小于数据锁存器DL将数据转储到高速缓存锁存器CL所花费的时间周期(例存器DL1和第二数据锁存器DL2之间的负载被设计为较小时，从第一感测锁存器SL1和第二感测锁存器SL2向第一数据锁存器DL1和第二数据锁存器DL2转储数据所花费的时间周期高速缓存锁存器CL2转储数据所花费的时间周期tDP3可增加第二增加时间周数据锁存器DL、多个第二锁存器LT2和高速缓存锁存器CL可顺序地并联连接到感测输出节[0137]图13和图14是用于说明根据本发明构思的示例性实施例的第一页缓冲器和第二[0138]参照图13，第一高速缓存锁存器CL1将数据发送到数据I/O电路150所花费的时间周期tDO3可基本上等于第二数据锁存器DL2将数据转储到第二高速缓存锁存器CL2所花费情况相比，紧接在第二数据锁存器DL2将数据转储到第二高速缓存锁存器CL2的操作(DP3)[0140]比较时间周期可指通过从感测第二页PAG2所花费的时间周期tS1、转储数据所花费的时间周期tDP1和将第二页PAG2的数据从第一数据锁存器DL1转储到第一高速缓存锁存器CL1所花费的时间周期tDP2之和减去将第一页PAG1的数据从第一数据锁存器DL1转储到第一高速缓存锁存器CL1所花费的时间周期tDP2和从第二数据锁存器DL2向第二高速缓存转储到第一高速缓存锁存器CL1所花费的时间周期tDP2可等于将第一页PAG1的数据转储到感测锁存器SL1向第一数据锁存器DL1转储数据所花费的时间周期或者从第二感测锁存器数据从第二高速缓存锁存器CL2发送到数将数据发送到数据I/O电路150所花费的时间周期可以是时间周期tDO4和时间周期tDO4_1页缓冲器Pba将数据输出到数据I/O电路150所花费的时间周期tDO3可基本上等于第二数据=tS1+tDP1。[0143]参照图14，第二高速缓存锁存器CL2发送数据所花费的时间周期可以是时间周期[0144]返回参照图13，在第一数据锁存器DL1将第二页PAG2的数据转储到第一高速缓存锁存器CL1的操作(DP2)完成的时刻，第二高速缓存锁存器CL2发送第一页PAG1的数据的操锁存器CL1的操作(DP2)完成之前，第二高速缓存锁存器CL2发送第一页PAG1的数据的操作[0145]参照图14，在第二数据锁存器DL2将数据转储到第二高速缓存锁存器CL2的操作(DP3)完成的时刻或完成之后的时刻，第一高速缓存锁存器CL1将数据发送到数据I/O电路[0147]参照图15A，页缓冲器电路110可包括多个第一页缓冲器111、多个第二页缓冲器[0148]根据本发明构思的示例性实施例，包括在页缓冲器电路110中的第一页缓冲器[0150]图15B是用于说明根据本发明构思的示例性实施例的图15A的页缓冲器电路中所第一高速缓存锁存器CL1，第二页缓冲器PBb可包括第二感测锁存器SL2、第二数据锁存器[0152]根据本发明构思的示例性实施例，包括在页缓冲器电路110中的第一页缓冲器PBa可从连接到平面的一些位线BLx感测并读取数据，第二页缓冲器PBb可从连接到平面的在平面中的各条数据中的一些，所以第一数据锁存器DL1至第n数据锁存器DLn中的一些可[0154]图15C是用于说明根据本发明构思的示例性实施例的图15B的页缓冲器的操作的[0155]参照图15B和图15C，包括在第一页缓冲器Pba至第n页缓冲器PBn中的第一感测锁存器SL1至第n感测锁存器SLn可感测第一页PAG1的数据并且可将所感测的数据转储(DP1)在第k页缓冲器中的第k高速缓存锁存器发送数据的同时，包括在第(k+1)页缓冲器中的第感测锁存器SLn可将第二页PAG2的数据转储(DP1n)到第n数[0158]根据本发明构思的示例性实施例，第一数据锁存器DL1将数据转储到第一高速缓费的时间周期tDO3和第二高速缓存锁存器CL2将数据发送到数据I/O电路150所花费的时间[0159]另选地，第一数据锁存器DL1至第n数据锁存器DLn将数据转储到第一高速缓存锁存器CL1至第n高速缓存锁存器CLn所花费的时间周期可与第一高速缓存锁存器CL1至第n高数据I/O电路150的时间点(例如，发送操作DOn+1已经完成的时间点)可比第二页PAG2的数数据发送到数据I/O电路150的时间点(例如，发送操作DOn+1已经完成的时间点)可与第二DL1终止转储操作DP2的时间点可以是第二数据锁存器DL2开始转储操作DP3之前或之后的冲器电路110b；多个行解码器130a和130b；以及控制逻辑单元140，其中多个页PAG10至[0165]平面PLNa和PLNb各自表示连接到独立地操作的单个页缓冲器电路110的存储器单平面PLNb可以是连接到第二页缓冲器电路110b的存储器单元[0166]非易失性存储器装置10可以包括在连接的平面中的页PAG为单位执行读取操作。一个页PAG中的至少一个存储器单元(例如，存储器单元MCs1和MCs2中的至少一个)读取数得第一页缓冲器电路110a从第一平面PLNa感测数据并且第二页缓冲器电路110b从第二平[0167]随机读取操作可表示读取偶尔存储在至少一个页PAG中所包括的至少一个存储器[0168]图17是用于说明根据本发明构思的示例性实施例的第一页缓冲器和第二页缓冲[0169]参照图17和图18，第一页缓冲器PBa和第二页缓冲器PBb可以页PAG为单位对存储一页缓冲器PBa和第二页缓冲器PBb可一起操作以读取同一页(例如，图16的页PAG10)的数读取存储在页PAG10中所包括的多个存储器单元当中的一些存储器单元MCs1中的数据，并一些存储器单元MCs1的位线之一，位线BLy可以是连接到剩余存储器单元的位线之一。因并且控制逻辑单元140可控制第二页缓冲器PBb不输出经由位线BLy感冲器PBa和第二页缓冲器PBb中的第一感测锁存器SL1和第二感测锁存器SL2从同一页PAG的多条位线感测电压并将数据转储到第一数据锁存器DL1和[0172]根据本发明构思的示例性实施例，控制逻辑单元140可基于指示随机读取操作的命令和地址发送控制第一数据锁存器DL1将数据转储(DP2)到第一高速缓存锁存器CL1的第一数据锁存器控制信号LTCH_D1。控制逻辑单元140还可发送控制第二数据锁存器DL2不将数据转储到第二高速缓存锁存器CL2的第二数据锁存器控制信号LTCHMCs1)中的数据确定为与要从第一数据锁存器DL1转储到第一高速缓存锁存器CL1的数据对据锁存器DL1中的数据被转储到第一高速器单元当中识别存储有不经由随机读取操作读取的数据的存储器单元。控制逻辑单元140还可发送第二数据锁存器控制信号LTCH_D2以使得存储在所识别的存储器单元中的数据不逻辑单元140可不发送指示数据转储到第二高速缓存锁存器CL2的第二数据锁存器控制信器SL2可感测并存储第x页PAGx的数据并且可转储所存储的数据(DP1)。基于第一数据锁存[0176]根据本发明构思的示例性实施例，当非易失性存储器装置10执行随机读取操作[0177]参照图11，当非易失性存储器装置10执行顺序读取操作时页缓冲器电路110感测数据并将所感测的数据输出到数据I/O电路150所花费的时间周期将被称为第一时间周期。冲器电路110感测数据并将所感测的数据输出到数据I/O电路150所花费的时间周期将被称[0178]图11和图18的时间周期tS彼此基本上相同并且图11和图18的时间周期tDP1彼此二感测锁存器SL2与随机读取操作中相同，并且在顺序读取操作中将所存储的整个数据转储到第一数据锁存器DL1和第二数据锁存器DL2的第一感测锁存器SL1和第二感测锁存器锁存器CL2输出数据所花费的时间周期tDO4可减小。图18的时间周期tDP2'和时间周期据锁存器DL2选择性地将数据转储到第二高速缓存[0180]根据本发明构思的示例性实施例的非易失性存储器装置10可感测并输出不同页[0181]参照图16和图18，控制逻辑单元140可控制第一页缓冲器电路110a输出存储在页PAG10中所包括的一些存储器单元MCs1中的数据，并且可控制第二页缓冲器电路110b输出存储在页PAG22中所包括的一些存储器单元MCs2中的数据。由于页PAG10和页PAG22包括在[0182]图19是用于说明根据本发明构思的示例性实施例的由控制逻辑单元执行的地址排队操作的图。图19的(a)示出当非易失性存储器装置10执行随机读取操作时由控制逻辑元140接收的第一地址ADD1至第六地址ADD6的排队。地址ADDR可包括第一地址ADD1至第六第二地址ADD2指示待读取的数据存储在了第一平面PLN1的页PAG14中，第三地址ADD3指示待读取的数据存储在了第二平面PLN2的页PAG[0184]根据本发明构思的示例性实施例，当非易失性存储器装置10执行随机读取操作ADD1和第二地址ADD2串行排队。在控制逻辑单元140接收到指示第一平面PLN1的第二地址二地址ADD2和第三地址ADD3指示不同的平[0186]根据本发明构思的示例性实施例，控制逻辑单元140可基于排队地址控制至少一冲器电路110b感测存储在第三地址ADD3所指示的第二平面PLN2如图19的(a)中一样，当控制逻辑单元140控制页缓冲器电路110顺序地执行感测操作而不单元140可控制包括在页缓冲器电路110中的第一页缓冲器电路110a和第二页缓冲器电路如，图16的PAG10)的存储器单元中的数据如，图16的PAG22)的存储器单元中的数据[0194]在操作S220中，第一数据可从多个第一感测锁存器SL1转储到多个第一数据锁存[0195]在操作S230中，多个第一数据锁存器DL1可将第一数据转储到多个第一高速缓存数据锁存器DL2可将第二数据转储到多个第二高速缓存锁[0201]在这种情况下，多个第一高速缓存锁存器CL1输出第一数据所花费的时间周期可比多个第二数据锁存器DL2将第二数据转储到多个第二高速缓存锁存器CL2所花费的时间在感测存储在第二页PAG2中的数据的同时，第二数据锁存器DL2可在时间周期tDP3期间将[0205]在操作S270中，可基于所接收的地址ADDR来识别包括在第一页(例如，图16的页PAG10)中的存储器单元当中存储有待读取数据的存储器单元(例如，图16的存储器单元据输出到数据I/O电路150并且可不将第二数据输出到数据存器SL1和第二感测锁存器SL2的功能分别与第三感测锁存器和第四感测锁存器的功能类[0208]当控制逻辑单元140执行地址排队时，可执行上面参照图22描述的操作。参照图的各条数据在相同的时间区域感测，并且可[0209]图23是用于说明根据本发明构思的示例性实施例的固态驱动器(SSD)系统的框向主机2100发送或从主机2100接收信号SGL，并且可通过电源连接器从主机2100接