CN110731012A 具有处理器和异构存储器的一体化半导体器件及其形成方法 （长江存储科技有限责任公司）

PCT/CN2019/0826072019.PCT/CN2019/0852372019.PCT/CN2019/0974422019PCT/CN2019/1052922具有处理器和异构存储器的一体化半导体包括包含DRAM单元和含有第二键合接触部的第一键合接触部在第一键合界面处与第一组第三2第一半导体结构，所述第一半导体结构包括NAN第二半导体结构，所述第二半导体结构包括动态随机存取存第三半导体结构，所述第三半导体结构包括存储器、第一键合界面，所述第一键合界面在所述第一键合层第二键合界面，所述第二键合界面在所述第二键合层在所述NAND存储器单元的阵列上方并与所述NAND存储器单元的阵列接触的第一半导4.根据权利要求3所述的半导体器件，其中所述NAND存储器单元的阵列包括三维(3D)NAND存储器串或二维(2D)NAND存储器单元中的至5.根据权利要求3或4所述的半导体器件，在所述DRAM单元的阵列上方并与所述DRAM单元的阵列接9.根据权利要求8所述的半导体器件，还包括在所述第二半导体层上方的第二焊盘导312.根据权利要求11所述的半导体器件，其中，所述NAND存储器单元的阵列包括3DNAND存储器串或2DNAND存储器单元中的至少在所述处理器和所述SRAM单元的阵列上方并与所述处理器和所述SRAM单元的阵列接15.根据权利要求14所述的半导体器件，还包括在所述第三半导体层上方的焊盘导出所述NAND存储器单元的阵列或所述DRAM单元的阵列中所述第一半导体结构包括垂直位于所述第一键合层和所述NAND存储器单元的阵列之所述第二半导体结构包括垂直位于所述第二键合层和所述DRAM单元的阵列之间的第所述第三半导体结构包括垂直位于所述第三键合层和所述处理器之通过所述第一互连层和所述第三互连层、所述第一键合通过所述第二互连层和所述第三互连层、所述第二键合所述第三互连层以及所述第一键合接触部、所述第二键合接触部和所述第三键合接触部，所述NAND存储器单元的阵列电连接到所述DRA在第一晶片上形成多个第一半导体结构，其中至少一个所述4存储器单元的阵列和包含多个第一键合接触将所述第一晶片分割成多个第一管芯，使得至少一个所述在第二晶片上形成多个第二半导体结构，其中至少一随机存取存储器(DRAM)单元的阵列和包将所述第二晶片分割成多个第二管芯，使得至少一个所述在第三晶片上形成多个第三半导体结构，其中将所述第三晶片分割成多个第三管芯，使得至少一个所述将(i)所述第三管芯与(ii)所述第一管芯和所述第二管芯中的每一个以面对面的方式且所述第二键合接触部在第二键合界面处与第二组所述26.根据权利要求25所述的方法，其中形成所述多个第一半导体结构还包括在所述第27.根据权利要求24-26中任一项所述的方法，其中形成所述多个第二半导体结构包28.根据权利要求27所述的方法，其中形成所述多个第二半导体结构还包括在所述第29.根据权利要求24-28中任一项所述的方法，其中形成所述多个第三半导体结构包30.根据权利要求29所述的方法，其中形成所述多个第三半导体结构还包括在所述第三晶片上形成所述NAND存储器单元的阵列或所述DRAM单元的阵列中的至少一个的外围电31.根据权利要求24-30中任一项所述的方533.根据权利要求24-30中任一项所述的方在所述键合之后，减薄所述第一晶片和所述第二晶分别在所述第一半导体层和所述第二半导体层上方形成第一焊盘导出互连层和第二在第一晶片上形成多个第一半导体结构，其中至少一个所述存储器单元的阵列和包含多个第一键合接触将所述第一晶片分割成多个第一管芯，使得至少一个所述在第二晶片上形成多个第二半导体结构，其中至少一随机存取存储器(DRAM)单元的阵列和包将所述第二晶片分割成多个第二管芯，使得至少一个所述在第三晶片上形成多个第三半导体结构，其中将(i)所述第三晶片与(ii)所述至少一个第一管芯和所述至少一个第二管芯中的每一将所述键合结构分割成多个管芯，其中至少一个所述管芯包括键合的第一半导体结38.根据权利要求37所述的方法，其中形成所述多个第一半导体结构还包括在所述第39.根据权利要求36-38中任一项所述的方法，其中形成所述多个第二半导体结构包640.根据权利要求39所述的方法，其中形成所述多个第二半导体结构还包括在所述第41.根据权利要求36-40中任一项所述的方法，其中形成所述多个第三半导体结构包42.根据权利要求41所述的方法，其中形成所述多个第三半导体结构还包括在所述第三晶片上形成所述NAND存储器单元的阵列或所述DRAM单元的阵列中的至少一个的外围电43.根据权利要求36-42中任一项所述的方法，其中在所45.根据权利要求36-42中任一项所述的方法，其中在所在所述键合之后，减薄所述第一晶片和所述第二晶分别在所述第一半导体层和所述第二半导体层上方形成第一焊盘导出互连层和第二至少一个NAND管芯，所述至少一个NAND管芯包括其中，所述混合控制器被配置为控制所述至少一个NAN至少一个混合存储器管芯，所述至少一个混合存储器管芯7所述混合控制器被配置为当所述半导体器件上电时将所述逻辑-物理地址映射从所述8[0002]本申请要求享有2019年4月15日提交的名称为“Integrationofthree-dimensionalNANDmemorydeviceswithmultiplefunctionalchips(三维NAND存储器thereof(键合的一体化半导体芯片及其制造和操作方法)”的国际专利申请No.PCT/CN2019/097442，以及2019年4月30日提交的名称为“Three-dimensionalmemorydevicewithembeddeddynamicrondom-accessmemory(具有嵌入式动态随机存取存储器的三维整体并入本文。[0004]在现代移动设备(例如，智能电话、平板电脑等)中，使用多个复杂的片上系统9元的阵列，并通过管芯到管芯的引线键合电连接到混合控制器。至少一个DRAM管芯包括起进一步用于解释本公开的原理并且使得本领域技术人[0011]图1示出了根据一些实施例的具有异构(heterogeneous)存储器和混合控制器的[0012]图2示出了根据一些实施例的具有异构存储器和混合控制器的MCP中的示例性半[0014]图3B示出了根据一些实施例的具有主机处理器和每个都具有异构存储器的键合[0015]图4A示出了根据一些实施例的具有异构存储器的示例性半导体器件的截面的示[0016]图4B示出了根据一些实施例的具有异构存储器的另一示例性半导体器件的截面[0017]图5A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构的示意性[0018]图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构[0019]图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意[0021]图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构的示意性平[0026]图9A和9B示出了根据一些实施例的用于形成具有3DNAND存储器串的示例性半导[0027]图10A-10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构[0028]图11A和11B示出了根据一些实施例的用于形成具有异构存储器的示例性半导体[0029]图12A-12C示出了根据一些实施例的用于分割和键合示例性半导体结构的制造工[0030]图13A-13D示出了根据一些实施例的用于键合和分割示例性半导体结构的制造工[0031]图14示出了根据一些实施例的具有2DNAND存储器单元的示例性半导体结构的截[0032]图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构[0033]图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体[0034]图16A和16B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的[0035]图17A和17B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的“该”之类的术语同样可以至少部分地取决于上下文而被理解为传达单数用法或传达复数件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式取向(旋转90度或在其他取向上)，并且同样可以相应地解释在此使用的空间相对描述符。表面和底表面处或之间的任何一对水平平面之间。层可以水平、垂直和/或沿锥形表面延(其中形成互连线和/或过孔接触部)以及一多个存储器芯片(在单独的封装中)焊接到PCB上并通过PCB上的长距离金属引线/线电连线接口单元本身占据额外的芯片区域，并且其与非易失性存储器和/或易失性存储器的电[0050]根据本公开的各种实施例提供一体化的半导体器件，其具有集成在MCP中或甚至存储容量。异构存储器架构可以利用非易失性存储器和易失性存储器两者的优点，例如，个示例中，异构存储器架构可以通过在系统由于电源中断而重新启动时将逻辑-物理地址映射从每个NAND存储器重新加载到相应的DRAM来实现更快的上电速度。以包括第三半导体结构，该第三半导体结构具有处理器核(例如，作为异构存储器的控制NAND存储器晶片和DRAM晶片的制造工艺的较少交互影响，以及公知的良好混合键合良率，[0053]图1示出了根据一些实施例的具有异构存储器和混合控制器的示例性系统100的混合控制器102可以充当管理NAND存储器106中的数据存储和传输的NAND存储器控制器以[0055]主机处理器108可以包括一个或多个集成或分立的处理器核，例如被配置为执行处理器108和/或混合控制器102中)被配置为存储对逻辑-物理地址映射的更新日志。也就存储在主机处理器108和/或混合控制器102中的高速缓存中。通过在高速缓存中存储对逻[0056]图2示出了根据一些实施例的具有异构存储器和混合控制器的MCP202中的示例性键合电连接到混合控制器208，包括但不限于基于球形键合、楔形键合或柔性键合[0057]混合控制器208可以是上面参考图1详细描述的混合控制器102的示例。如下面详细描述的，每个DRAM管芯210可以包括DRAM单元的阵列，并且每个NAND管芯212可以包括且还可以包括在同一混合存储器管芯214上的异构存储器单元，例如DRAM存储器单元和304上的主机处理器302。主机处理器302可以是上面参考图1详细描述的主机处理器108的于传输嵌入控制信号的控制线和用于传输嵌入数据信号的数据传输线电连接到主机处理通过主机线与每个键合的半导体器件306或[0059]如图3A所示，每个键合半导体器件306或308是一体化的半导体器件，包括具有三半导体结构310。第三半导体结构310的处理器可以是上面参考图1详细描述的混合控制器102的示例性实现。第一半导体结构312和第二半导体结构314的NAND存储器和DRAM可以[0060]图3B示出了根据一些实施例的具有主机处理器302和每个都具有异构存储器的键了键合的半导体器件309不直接与主机处理器302交互之外。键合半导体器件309的控制线线电连接到另一键合半导体器件307。键合半导体器件307的第三半导体结构310中的处理[0061]图4A示出了根据一些实施例的具有异构存储器的示例性半导体器件400的截面的[0063]在一些实施例中，NAND存储器单元的阵列是2DNAND存储器单元的阵列，每个2D储器串布置在衬底上的同一平面中(2D)。在一些实施例中，NAND存储器单元的阵列是3DNAND存储器串的阵列，每个3DNAND存储器串通过存储器叠层在衬底上(在3D中)垂直地延括32到256个NAND存储器单元，每个NAND存储器单元包括浮置栅极晶体管或电荷陷阱晶体[0065]半导体器件400还可以包括第三半导体结构406，其包括处理器和SRAM单元的阵物半导体(CMOS)技术。处理器和SRAM单元的阵列两者都可以用先进的逻辑处理(logic实施例中，第三半导体结构406中的处理器是/或者包括上面参考图1详细描述的混合控制结构406中，例如第一半导体结构402中的NAND存储器的外围电路的整体或部分和/或第二中，半导体器件400的第三半导体结构406还包括第二半导体结构404中的DRAM的外围电路构406的尺寸可以大于第一半导体结构402或第二半导体结构404的尺寸，以容纳第一半导在第一半导体结构402和第三半导体结构406之间以及第二半导体结构404和第三半导体结(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并实现高速I/O吞吐之间以及第一半导体结构402中的NAND存储器和第三半导体结构406中的SRAM之间的数据体结构404中的DRAM和第三半导体结构406中的处理器之间以及第二半导体结构404中的DRAM和第三半导体结构406中的SRAM之间的数据传输可以通过跨越第二键合界面410的互图4B示出了根据一些实施例的另一示例性半导体器件401的截面的示意图。与图4A中的半括NAND存储器单元的阵列的第一半导体结构402和包括DRAM单元的阵列的第二半导体结构一半导体结构402中的NAND存储器与第三半导体结构406中的SRAM之间的数据传输可以通的DRAM与第三半导体结构406中的处理器之间的数据传输以及第二半导体结构404中的DRAM与第三半导体结构406中的SRAM之间的数据传输可以通过跨越第二键合界面410的互[0072]图5A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构501的示意构501可以包括与SRAM504在同一衬底上、且使用与SRAM504相同的逻辑处理来制造的处布局，其中SRAM单元的阵列分布在处理器502外部的半导体结构501中的多个单独区域中。[0073]图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构半导体结构503可以包括与NAND存储器506的外围电路在同一衬底上的NAND存储器506。半508、页面缓冲器510)和NAND存储器506的示例性布局，其中外围电路(例如，字线驱动器[0074]图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构505的示适的器件中的一个或多个)的一部分可以在具有处理器502和SRAM504的半导体结构501其他合适的设备中的一个或多个)的一部分可以在具有处理器502和SRAM504的半导体结半导体结构601可包括与SRAM504以及NAND存储器506和DRAM512两者的外围电路(例如，和SRAM504形成在处理器502外部的同一平面中的不同区域中。应当理解，在一些实施例[0077]图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构603的示意性[0078]图6C示出了根据一些实施例的具有DRAM的示例性半导体结构605的示意性平面电路(例如，行解码器514、列解码器516)移离半导体结构605(例如，移动到半导体结构[0079]图7A示出了根据一些实施例的具有异构存储器的示例性半导体器件700的截面。[0080]半导体器件700的第三半导体结构706可包括衬底712上方的器件层[0081]在一些实施例中，器件层714包括处理器716以及衬底712上和处理器716外部的器。例如，SRAM单元718的阵列可以用作处理器716的内部指令高速缓存和/或数据高速缓[0083]在一些实施例中，半导体器件700的第三半导体结构706还包括在器件层714上方有的话)或从处理器716和SRAM单元718的阵列(以及外围电路720，如果有的话)传输电信端工艺(MEOL)互连和后段工艺(BEOL)互连。互连层724还可以包括一个或多个层间电介质[0084]如图7A所示，半导体器件700的第三半导体结构706还可以包括在第一键合界面708和第二键合界面710处以及在互连层724和器件层714(包括处理器716和SRAM单元718的阵列)之上的键合层726。键合层726可包括多个键合接触部728和电隔离键合接触部728的合界面708处和第三半导体结构706的键合层726上方的键合层730。键合层730可以包括多708处与一些键合接触部728(例如，直接在第一半导体结构702下方的第一组键合接触部[0087]在一些实施例中，半导体器件700的第一半导体结构702还包括在键合层730上方一些实施例，每个3DNAND存储器串736垂直延伸通过每对包括导体层和电介质层的多对。个示例中，阻挡层可以包括高k电介质层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽[0090]在一些实施例中，3DNAND存储器串736还包括多个控制栅极(每个控制栅极是字期间覆盖3DNAND存储器串736的上端，插塞740可以用作蚀刻停止层以防止蚀刻填充在3DNAND存储器串736中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞740用作3D[0091]在一些实施例中，第一半导体结构702还包括设置在存储器叠层738和3DNAND存储器串736上方的半导体层742。半导体层742可以是减薄的衬底，在其上形成存储器叠层[0093]如图7A所示，半导体器件700的第一半导体结构702还可以包括在半导体层742上元718的阵列(以及外围电路720，如果有的话)可以通过互连层734和724以及键合接触部NAND存储器串736的阵列可以通过接触部748和焊盘导出互连层744电连接到[0095]如图7A所示，半导体器件700的第二半导体结构704还可以包括在第二键合界面710处和第三半导体结构706的键合层726上方的键合层750。键合层750可以包括多个键合包括第三半导体结构706的键合层726的顶表面和第二半导体结构704的键合层750的底表[0097]在一些实施例中，半导体器件700的第二半导体结构704还包括在键合层750上方[0098]半导体器件700的第二半导体结构704还可以包括在互连层754和键合层750上方[0100]如图7A所示，半导体器件700的第二半导体结构704还可以包括在半导体层762上实施例中，焊盘导出互连层768中的互连可以在半导体器件700和外部电路之间传输电信元718的阵列(以及外围电路720，如果有的话)可以通过互连层754和724以及键合接触部752和728电连接到DRAM单元756的阵列。此外，第一半导体结构702中的3DNAND存储器串的阵列可以通过接触部772和焊盘导出互连层[0102]图7B示出了根据一些实施例的具有异构存储器的另一示例性半导体器件701的截一半导体结构703和第二半导体结构705之上的第三半导体结构707的键合芯片。类似于上半导体结构705单独地形成并且分别以面对面的方式在第一键合界面709和第二键合界面SRAM的第三半导体结构706在包括NAND存储器的第一半导体结构702和包括DRAM的第二半导体结构704下面，图7B中的半导体器件701包括设置在第一半导体结构703和第二半导体[0103]半导体器件701的第一半导体结构703可包括衬底713和包括衬底713上方的交错垂直延伸穿过在衬底713上方的存储器叠层715中的交错导体层和电介质层。每个3DNAND存储器串717可以包括半导体沟道和存储器膜。每个3DNAND存储器串717还分别在其下端[0104]在一些实施例中，半导体器件701的第一半导体结构703还包括存储器叠层715和3DNAND存储器串717上方的互连层723，以将电信号传输到3DNAND存储器串717和从3D实施例中，半导体器件701的第一半导体结构703还包括在第一键合界面709处以及在互连层723和存储器叠层715上方的键合层725(包括穿过其中的3DNAND存储器串717)。键合层725可包括多个键合接触部727以及围绕且电隔离键合接触部727的电介质。[0105]半导体器件701的第二半导体结构705可以包括衬底729和衬底729上的DRAM单元[0107]在一些实施例中，半导体器件701的第二半导体结构705还包括DRAM单元731的阵列上方的互连层741，以将电信号传输到DRAM单元731的阵列和从DRAM单元731的阵列传输件701的第二半导体结构705还包括在第二键合界面711处以及在互连层741和DRAM单元731的阵列上方的键合层743。键合层743可包括多个键合接触部745以及围绕且电隔离键合接[0108]如图7B所示，半导体器件701的第三半导体结构707包括在第一键合界面709和第二键合界面711处、并在第一半导体结构703的键合层725和第二半导体结构705的键合层[0109]半导体器件701的第三半导体结构707还可以包括在互连层751和键合层747上方的器件层753。在一些实施例中，器件层753包括在互连层751和键合层747上方的处理器[0110]在一些实施例中，处理器755包括形成任何合适的专用处理器和/或SoC的多个晶[0111]在一些实施例中，第三半导体结构707还包括设置在器件层753上方的半导体层[0112]如图7B所示，半导体器件701的第三半导体结构707还可以包括在半导体层763上括延伸穿过半导体层763的一个或多个接触部769，以电连接焊盘导出互连层765以及互连可以通过互连层751和723以及键合接触部749和727电连接到3DNAND存储器串717的阵列，并且处理器755和SRAM单元757的阵列(以及外围电路759，如果有的话)也可以通过互连层751和741以及键合接触部749和745电连接到DRAM单元731的阵列。此外，通过互连层723、性半导体结构的制造工艺。图9A和9B示出了根据一些实施例的用于形成具有3DNAND存储器串的示例性半导体结构的制造工艺。图10A-10C示出了根据一些实施例的用于形成具有具有异构存储器的示例性半导体器件的制造工艺。图12A-12C示出了根据一些实施例的用于分割和键合示例性半导体结构的制造工艺。图13A-13D示出了根据一些实施例的用于键例的用于形成具有异构存储器的半导体器件的另一示例性方法1700的流程图。图8A、8B、[0114]如图9A和9B所示，形成包括3DNAND存储器串的阵列和包含多个第一键合接触部存储器单元的阵列形成在第一晶片上。NAND存储器单元的阵列可以是3DNAND存储器串的牲层(未示出)和电介质层908形成在硅衬底902上方(作为第一晶片1202的一部分，例如硅形成3DNAND存储器串910的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子后用多个层填充沟道孔，例如存储器膜914(例如，隧穿层、存储层和阻挡层)和半导体层层920可以形成在存储器叠层904和3DNAND存储器串910的阵列上方。互连层920可以包括(CMP)、湿法/干法蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工多个薄膜沉积工艺在互连层920的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限[0121]方法1600前进到操作1608，如图16A中所示，其中第一晶片被分割成多个第一管一些实施例中，使用晶片激光分割和/或机械分割技术沿着划线对第一晶片1202的每个分成多个晶体管，并且多个电容器在至少一些晶体管上方形成并与所述至少一些晶体管接[0124]如图10A所示，多个晶体管1004形成在硅衬底1002上(作为第二晶片1206的一部与晶体管1004接触。每个电容器1006可以通过光刻被图案化以与相应的DRAM选择晶体管蚀刻)首先图案化穿过电介质层的接触孔，然后可以形成穿过电介质层并且与互连层1014[0128]方法1600前进到操作1616，如图16A中所示，其中将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。如图12B中所示，将第二晶片1206(如图12A所示)分割成多个管芯1216，使得至少一个管芯1216包括第二半导体结构1208。在一些实施例中，沿着使用晶片激光分割和/或机械分割技术的划线，从第二晶片层814可以形成在包括处理器808和SRAM单元810的阵列的器件层806上方。互连层814可以[0134]方法1600前进到操作1624，如图16B中所示，其中第三晶片被分割成多个第三管第二键合接触部在第二键合界面处与第二组第三键合接触部接触。键合可以是混合键合。在一些实施例中，第三半导体结构在键合之后在第一半导体结构和第二半导体结构之上。在一些实施例中，第三半导体结构在键合之后位于第一半导体结构和第二半导体结构下第三半导体结构1212在第一键合界面1220处键合到第一半导体结构1204并且在第二键合成的3DNAND存储器串910的阵列)被颠倒翻转。面向下的键合层922与面朝上的键合层816上的键合层816键合，即也以面对面的方式键合，从而形成第二键合界面1104(如图11B所(直接在硅衬底902下方的第一组键合接触部818)对准并彼此接触，使得存储器叠层904和触部1018和键合层816中的一些键合接触部818(直接在衬底1002下方的第二组键合接触部理器808、SRAM单元810的阵列以及外围电路812)与存储器叠层904(穿过其形成的3DNAND一晶片和第二半导体结构的第二晶片上方的第三半导体结构的第三晶片被减薄以形成半分别与第一焊盘导出互连层1110和第二焊盘导出互连[0142]代替如上面参考图12A-12C、16A和16B所述的基于分割之后的管芯到管芯键合的1310的每个分区包括一个或多个第三半导体结构1312。图8A和8B示出了第三半导体结构[0145]如图13C所示，第三晶片1310与包括第一半导体结构1304的管芯1314和包括第二一晶片和第二半导体结构的第二晶片上方的第三半导体结构的第三晶片被减薄以形成半构的第一晶片和第二半导体结构的第二晶片被减薄以分别形成第一半导体层和第二半导别与第一焊盘导出互连层1110和第二焊盘导出互连层1所示)分割成多个管芯1322。至少一个管芯1322包括键合的第一、第二和第三半导体结构据一些实施例的具有2DNAND存储器单元的示例性半导体结构1400的截面。半导体结构1400包括NAND闪存器件，其中存储器单元以2DNAND存储器单元1403的阵列的形式设置在储器串包括通过源极/漏极1405串联连接的多个存储器单元(类似于NAND门)和分别位于2DNAND存储器串的末端的两个选择晶体管1407。在一些实施例中，每个2DNAND存储器单元1403包括浮置栅极晶体管，该浮置栅极晶体管具有垂直堆叠的浮置栅极1409和控制栅极浮置栅极1409之间的阻挡层以及设置在浮置栅极1409下方的隧穿层。沟道可以在源极/漏极1405之间横向形成，并且在栅极叠层(包括隧穿层、浮置栅极1409、阻挡层和控制栅极[0151]在一些实施例中，半导体结构1400还包括在2DNAND存储器单元1403的阵列上方1413和2DNAND存储器单元1403的阵列上方的键合层1415。键合层1415可包括多个键合接触部1417和围绕且电隔离键合接触部1417的电和707)各自包括NAND存储器和/或DRAM的外围电路(例如，720和759)，但是在一些实施例[0153]图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构导体结构703中详细描述的。不重复半导体结构703和1500中的类似结构的细节(例如，材[0154]如图15A所示，半导体结构1500还包括形成在衬底1502上和NAND存储器1504(例于感测和控制NAND存储器1504的外围电路的全部或部在一些实施例中，外围电路1506包括多个晶体管1508。晶体管1508可以形成在衬底1502器串717和外围电路1506以及从3DNAND存储器串717和外围电路1506传输电信号。互连层构1500还包括在互连层1510上方的键合层1512，存储器叠层715(以及穿过其中的3DNAND[0156]NAND存储器和NAND存储器的外围电路在相同半导体结构中的相对位置不限于在与如图15A所示相同的平面中。在一些实施例中，NAND存储器的外围电路在NAND存储器之层715上方的互连层723以及互连层723上方的键合层725。半导体结构703和1501中的类似[0157]与半导体结构703不同，半导体结构1501还包括在衬底1503上的存储器叠层715层1511可以包括多个互连，包括互连线和过孔接触部。3DNAND存储器串717和外围电路导体层1505，在该半导体层1505上方可以形成存储器叠层715(以及穿过其中的3DNAND存是在一些实施例中，外围电路1507可以在存储器叠层715(以及穿过其中的3DNAND存储器键合接触部的第一键合层。半导体器件还包括第二半导体结构，该第二半导体结构包括[0163]在一些实施例中，半导体结构还包括在第一半导体层上方的第一焊盘导出互连[0165]在一些实施例中，半导体结构还包括在第二半导体层上方的第二焊盘导出互连以及在处理器和SRAM单元的阵列上方并与处理器和SRAM单元的阵列接