医用FPGA开发教程-基于Xilinx和VHDL-第5讲-流水灯实验

第5讲流水灯实验1医用FPGA开发实用教程——基于Xilinx和VHDLPracticalTutorialonMedicalFPGADevelopment——BasedonXilinxandVHDL实验原理ExperimentalPrinciples“

通过学习模块化设计思想，以及分频器和计数器工作原理，设计一个基于分频器子模块的流水灯顶层模块，使编号为LED0~LED7的8个发光二极管依次点亮、熄灭，形成流水状，具体来说，就是先让最右端的LED点亮，等待1s后熄灭，再让第二个LED点亮，等待1s后熄灭，如此类推，当最左端的LED熄灭后，再点亮最右端的LED，形成循环，现象如流水状。5.12流水灯电路原理图

流水灯实验涉及的硬件包括8个位于FPGA高级开发系统上的LED0~LED7，这8个LED分别连接到芯片的G14、F16、H15、G16、H14、H16、J13和J16。此外，还包括系统时钟引脚和系统复位引脚。当FPGA输出高电平时，LED点亮，当FPGA输出低电平时，LED熄灭。3流水灯工作原理

以4位的流水灯为例，其工作原理就是LED0～LED3依次点亮、熄灭，形成流水状。具体来说，就是从T1时刻开始，先让最右端的LED0点亮，等待一段时间，即在T2时刻LED0熄灭、LED1点亮，等待一段时间，即在T3时刻LED1熄灭、LED2点亮，依次类推，当最左端的LED3熄灭后，再点亮最右端的LED0，形成循环，现象如流水状，如右图所示。注意，一般流水灯两个相邻状态之间的时间间隔是固定的。4流水灯电路原理图

分频模块clk_gen_1hz用于将50MHz的系统时钟分频为1Hz的内部时钟，计数器s_cnt按照“000→001→010→011→100→101→110→111→000”的顺序循环计数。led_o[7:0]根据s_cnt输出流水灯的不同状态值，复位引脚rst_n_i用于对整个系统进行异步复位，当rst_n_i为0时，计数器s_cnt被清零。5实验步骤ExperimentalProcedure“5.26实验步骤7步骤1：复制工程文件夹并添加Verilog文件步骤2：完善led.v文件步骤3：通过Synplify综合工程步骤4：新建Verilog测试文件并仿真工程步骤5：完善引脚约束文件本章任务Tasksinthischapter“X.38本章任务9

基于FPGA高级开发系统，使用VHDL语言实现LED编码计数功能。假设LED熄灭为0，点亮为1，通过4个LED实现编码计数功能：初始状态为LED3～LED0均熄灭（0000）；第二状态为LED3～LED1熄灭，LED0点亮（0001）；第三状态为LED3、LED2、LED0熄灭，LED1点亮（0010）；第四状态为LED3、LED2熄灭，LED0、LED1点亮（0011）；…；第十五状态为LED3～LED1点亮，LED0熄灭（1110）；第十六状态为LED3～LED0均点亮（1111）。按照“初始状态→第二状态→第三状态→…→第十六状态→初始状态”的顺序循环执行，两个相邻状态之间的时间间隔为500ms。本章习题Exercisesinthischapter“X.410本章习题11在本实验中，如果测试文件中的clk_50mhz_i周期改为10ns，那么仿真中流水灯两个相邻状态之间的时间间隔有多长？这对板级验证时流水灯闪烁时间间隔会有影响吗？2.在本实验中，如果测试文件中的rst_n_i始终保持0不变，那么led_o[7:0]的值会发生什么变化？为什么？3.模块化设计有什么优点？4.C语言中的函数调用与Verilog中的模块例化有什么不同？5.假如在一个分频模块clk_gen中，时钟分频参数CNT_MAX为49999，CNT_HALF为