存储器和可编程逻辑器件简介

复习A/D转换的步骤？取样定理？量化误差是不可避免的吗？如何减小量化误差？5/7/20261第8章存储器和可编程逻辑器件简介

本章内容：随机存取存储器RAM和只读存储器ROM的结构、工作原理及存储器容量扩展的方法；可编程阵列逻辑PAL、通用阵列GAL的结构与特点；

CPLD和FPGA的结构特点；可编程逻辑器件的开发与应用技术。

5/7/202628.1半导体存储器

数字系统中用于存储大量二进制信息的器件是存储器。穿孔卡片→纸带→磁芯存储器→半导体存储器半导体存储器的优点：容量大、体积小、功耗低、存取速度快、使用寿命长等。

半导体存储器按照内部信息的存取方式不同分为两大类：

1、只读存储器ROM。用于存放永久性的、不变的数据。

2、随机存取存储器RAM。用于存放一些临时性的数据或中间结果，需要经常改变存储内容。5/7/202638.1.1随机存取存储器（RAM）

随机存取存储器又叫随机读/写存储器，简称RAM，指的是可以从任意选定的单元读出数据，或将数据写入任意选定的存储单元。

优点：读写方便，使用灵活。

缺点：掉电丢失信息。

分类：

SRAM（静态随机存取存储器）

DRAM（动态随机存取存储器）5/7/202641.RAM的结构和读写原理

（1）RAM的结构框图图8-1RAM的结构框图I/O端画双箭是因为数据即可由此端口读出，也可写入5/7/20265

①存储矩阵

共有28（＝256）行×24（＝16）列共212（＝4096）个信息单元（即字）每个信息单元有k位二进制数（1或0）存储器中存储单元的数量称为存储容量（＝字数×位数k）。

5/7/20266

②地址译码器

行地址译码器：输入8位行地址码，输出256条行选择线（用x表示）

列地址译码器：输入4位列地址码，输出16条列选择线（用Y表示）5/7/20267③读写控制电路

当R/W

=0时，进行写入(Write)数据操作。当R/W=1时，进行读出(Read)数据操作。

5/7/20268

图8-2RAM存储矩阵的示意图

2564（256个字，每个字4位）RAM存储矩阵的示意图。如果X0＝Y0＝1，则选中第一个信息单元的4个存储单元，可以对这4个存储单元进行读出或写入。

5/7/20269（2）RAM

的读写原理（以图8－1为例）当CS=０时，RAM被选中工作。

若

A11A10A9A8A7A6A5A4A3A2A1A0=000000000000

表示选中列地址为A11A10A9A8=0000、行地址为A7A6A5A4A3A2A1A0=00000000的存储单元。此时只有X0和Y0为有效，则选中第一个信息单元的k个存储单元，可以对这k个存储单元进行读出或写入。

5/7/202610若此时R/W＝1，则执行读操作，将所选存储单元中的数据送到I/O端上。若此时R/W=0时，进行写入数据操作。当CS=1时，不能对RAM进行读写操作，所有端均为高阻态。5/7/202611

（3）RAM的存储单元按工作原理分为：

静态存储单元：利用基本RS触发器存储信息。保存的信息不易丢失。

动态存储单元：利用MOS的栅极电容来存储信息。由于电容的容量很小，以及漏电流的存在，为了保持信息，必须定时给电容充电，通常称为刷新。5/7/2026122.静态读写存储器（SRAM）集成电路6264简介

采用CMOS工艺制成，存储容量为8K×8位，典型存取时间为100ns、电源电压＋5V、工作电流40mA、维持电压为2V，维持电流为2μA。

8K=213，有13条地址线A0~A12；每字有８位，有８条数据线I/O0～I/O7；图8-36264引脚图

四条控制线5/7/202613

表8-１

6264的工作方式表

3.

Intel2114A是1K字×4位SRAM，它是双列直插18脚封装器件，采用5V供电，与TTL电平完全兼容。

4.

Intel2116是16K×1位动态存储器（DRAM），是典型的单管动态存储芯片。它是双列直插16脚封装器件，采用+12V和±

5V三组电源供电，其逻辑电平与TTL兼容。5/7/202614

存储器的应用1.

存储器容量的扩展

存储器的容量：字数×位数⑴位扩展（即字长扩展）：将多片存储器经适当的连接，组成位数增多、字数不变的存储器。方法：用同一地址信号控制n个相同字数的RAM。5/7/202615例：将256×1的RAM扩展为

256×8的RAM。将8块256×1的RAM的所有地址线和CS（片选线）分别对应并接在一起，而每一片的位输出作为整个RAM输出的一位。5/7/202616256×8RAM需256×1RAM的芯片数为：图8-10RAM位扩展

将256×1的RAM扩展为256×8的RAM5/7/202617⑵

字扩展

将多片存储器经适当的连接，组成字数更多，而位数不变的存储器。例：由1024×8的

RAM扩展为4096×8的RAM。共需四片1024×8的RAM芯片。

1024×8的

RAM有10根地址输入线A9～A0。

4096×8的RAM有12根地址输入线A11～A0。选用2线-4线译码器，将输入接高位地址A11、A10，输出分别控制四片RAM的片选端。

5/7/202618

图8-11RAM字扩展

由1024×8的

RAM扩展为4096×8的RAM5/7/202619

(3)字位扩展

例：将1024×4的RAM扩展为2048×8RAM。位扩展需2片芯片，字扩展需2片芯片，共需4片芯片。字扩展只增加一条地址输入线A10，可用一反相器便能实现对两片RAM片选端的控制。字扩展是对存储器输入端口的扩展，位扩展是对存储器输出端口的扩展。

5/7/202620图8-12RAM的字位扩展

将1024×4的RAM扩展为2048×8RAM5/7/202621第8章存储器和可编程逻辑器件简介

存储器的应用

2．EPROM的应用

只读存储器（ROM）8.1半导体存储器

其它类型存储器简介5/7/2026228.1.2

只读存储器（ROM）1.固定ROM

只读存储器所存储的内容一般是固定不变的，正常工作时只能读数，不能写入，并且在断电后不丢失其中存储的内容，故称为只读存储器。ROM组成：地址译码器存储矩阵输出电路图8-4ROM结构方框图

5/7/202623

地址译码器有n个输入端，有2n个输出信息，每个输出信息对应一个信息单元，而每个单元存放一个字，共有2n个字（W0、W1、…W2n-1称为字线）。

每个字有m位，每位对应从D0、D1、…Dm-1输出（称为位线）。存储器的容量是2n×m(字线×位线)。

ROM中的存储体可以由二极管、三极管和MOS管来实现。5/7/202624图8-5二极管ROM

图8-6字的读出方法

在对应的存储单元内存入的是1还是0，是由接入或不接入相应的二极管来决定的。5/7/202625存储矩阵为了便于表达和设计，通常将图8-5简化如图8-7所示。图8-74×4ROM阵列图

有存储单元地址译码器图8-5二极管ROM5/7/202626

在编程前，存储矩阵中的全部存储单元的熔丝都是连通的，即每个单元存储的都是1。用户可根据需要，借助一定的编程工具，将某些存储单元上的熔丝用大电流烧断，该单元存储的内容就变为0，此过程称为编程。熔丝烧断后不能再接上，故PROM只能进行一次编程。2．可编程只读存储器（PROM）

图8-8PROM的可编程存储单元5/7/2026273．可擦可编程ROM（EPROM）

最早出现的是用紫外线照射擦除的EPROM。浮置栅MOS管（简称FAMOS管）的栅极被SiO2绝缘层隔离，呈浮置状态，故称浮置栅。当浮置栅带负电荷时，FAMOS管处于导通状态，源极－漏极可看成短路，所存信息是0。若浮置栅上不带有电荷，则FAMOS管截止，源极－漏极间可视为开路，所存信息是1。

5/7/202628图8-９

浮置栅EPROM(a)浮置栅MOS管的结构

(b)EPROM存储单元带负电-导通-存0不带电-截止-存15/7/202629浮置栅EPROM出厂时，所有存储单元的FAMOS管浮置栅都不带电荷，FAMOS管处于截止状态。写入信息时，在对应单元的漏极与衬底之间加足够高的反向电压，使漏极与衬底之间的PN结产生击穿，雪崩击穿产生的高能电子堆积在浮置栅上，使FAMOS管导通。当去掉外加反向电压后，由于浮置栅上的电子没有放电回路能长期保存下来，在的环境温度下，７０％以上的电荷能保存１０年以上。如果用紫外线照射FAMOS管１０～３０分钟，浮置栅上积累的电子形成光电流而泄放，使导电沟道消失，FAMOS管又恢复为截止状态。为便于擦除，芯片的封装外壳装有透明的石英盖板。5/7/202630

存储器的应用2．EPROM的应用

程序存储器、码制转换、字符发生器、波形发生器等。例：八种波形发生器电路。

将一个周期的三角波等分为256份，取得每一点的函数值并按八位二进制进行编码，产生256字节的数据。用同样的方法还可得到锯齿波、正弦波、阶梯波等不同的八种波形的数据，并将这八组数据共2048个字节写入2716当中。5/7/202631图8-13八种波形发生器电路图

波形选择开关256进制计数器存八种波形的数据经8位DAC转换成模拟电压。5/7/202632S3S2S1波形A10A9A8A7A6A5A4A3A2A1A0000正弦波000H～0FFH001锯齿波100H～1FFH010三角波200H～2FFH┇┇┇111阶梯波700H～7FFH表8-2八种波形及存储器地址空间分配情况

S1、S2和S3：波形选择开关。两个16进制计数器在CP脉冲的作用下，从00H～FFH不断作周期性的计数，则相应波形的编码数据便依次出现在数据线D0～D7上，经D/A转换后便可在输出端得到相应波形的模拟电压输出波形。5/7/202633

图8-14三角波细分图

下面以三角波为例说明其实现方法。三角波如图8-14所示，在图中取256个值来代表波形的变化情况。在水平方向的257个点顺序取值，按照二进制送入EPROM2716（2K×8位）的地址端A0～A7，地址译码器的输出为256个（最末一位既是此周期的结束，又是下一周期的开始）。由于2716是8位的，所以要将垂直方向的取值转换成8位二进制数。5/7/202634表8-3三角波存储表

将这255个二进制数通过用户编程的方法，写入对应的存储单元，如表8-3所示。将2716的高三位地址A10A9A8取为0，则该三角波占用的地址空间为000H～0FFH，共256个。

5/7/2026358.1.4其它类型存储器简介1.EEPROM用电气方法在线擦除和编程的只读存储器。存储单元采用浮栅隧道氧化层MOS管。写入的数据在常温下至少可以保存十年，擦除/写入次数为１万次～10万次。2.快闪存储器FlashMemory

采用与EPROM中的叠栅MOS管相似的结构，同时保留了EEPROM用隧道效应擦除的快捷特性。理论上属于ROM型存储器；功能上相当于RAM。单片容量已达64MB，并正在开发256MB的快闪存储器。可重写编程的次数已达100万次。5/7/202636由Dallas半导体公司推出，为封装一体化的电池后备供电的静态读写存储器。它以高容量长寿命锂电池为后备电源，在低功耗的SRAM芯片上加上可靠的数据保护电路所构成。其性能和使用方法与SRAM一样，在断电情况下，所存储的信息可保存10年。其缺点主要是体积稍大，价格较高。此外，还有一种nvSRAM，不需电池作后备电源，它的非易失性是由其内部机理决定的。已越来越多地取代EPROM，并广泛应用于通信设备、办公设备、医疗设备、工业控制等领域。

3.非易失性静态读写存储器NVSRAM5/7/202637串行存储器是为适应某些设备对元器件的低功耗和小型化的要求而设计的。主要特点：所存储的数据是按一定顺序串行写入和读出的，故对每个存储单元的访问与它在存储器中的位置有关。4.串行存储器5.多端口存储器MPRAM多端口存储器是为适应更复杂的信息处理需要而设计的一种在多处理机应用系统中使用的存储器。特点：有多套独立的地址机构(即多个端口)，共享存储单元的数据。多端口RAM一般可分为双端口SRAM、VRAM、FIFO、MPRAM等几类。

5/7/202638表8-4常见存储器规格型号

类型容量SRAMEPROMEEPROMFLASHNVSRAM双口RAM2K×8611627162816

DS1213B7132/71364K×8

2732

DS1213B

8K×8626427642864

DS1213B

16K×8

27128

32K×862256272562825628F256DS1213D

64K×8

275122851228F512

128K×8628128270102801028F010DS1213D

256K×8628256270202802028F020

512K×8628512270402804028F040DS1650

1M×86281000270802808028F080

5/7/202639第8章存储器和可编程逻辑器件简介

复杂的可编程逻辑器件（CPLD）

普通可编程逻辑器件8.2可编程逻辑器件(PLD)简介

现场可编程门阵列（FPGA）

概述5/7/2026408.2.1概述8.2可编程逻辑器件(PLD)简介1.PLD在数字集成芯片中的位置

数字SSI、MSI集成LSI、VLSI电路ASIC全定制ASIC门阵列半定制ASIC标准单元

PLD5/7/202641（1）数字集成电路按照芯片设计方法的不同分类：①通用型SSI、MSI集成电路；②LSI、VLSI集成电路，如微处理器、单片机等；③专用集成电路ASIC（LSI或VLSI）。5/7/202642

（2）ASIC分类

全定制ASIC：硅片没有经过预加工，其各层掩模都是按特定电路功能专门制造的。半定制ASIC：按一定规格预先加工好的半成品芯片，然后再按具体要求进行加工和制造，包括门阵列、标准单元和可编程逻辑器件(PLD)三种。5/7/2026432.可编程逻辑器件(PLD)

（1）定义：PLD是厂家作为一种通用型器件生产的半定制电路，用户可以利用软、硬件开发工具对器件进行设计和编程，使之实现所需要的逻辑功能。（2）PLD的基本结构框图其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。

5/7/202644

（3）按集成度分类：①低密度PLD(LDPLD)：结构简单，成本低、速度高、设计简便，但其规模较小(通常每片只有数百门)，难于实现复杂的逻辑。

按编程部位分类LDPLD分类与阵列或阵列输出电路可编程类型可编程只读存储器PROM固定可编程固定半场可编程现场可编程逻辑阵列FPLA可编程可编程固定全场可编程可编程阵列逻辑PAL可编程固定固定半场可编程通用阵列逻辑GAL可编程固定逻辑宏单元（OLMC）半场可编程5/7/202645②高密度PLD(HDPLD)：分类结构形式类型可擦除可编程逻辑器件(EPLD)与或阵列阵列型复杂可编程逻辑器件(CPLD)与或阵列阵列型现场可编程门阵列(FPGA)门阵列单元型

（4）PLD器件的优点缩短设计周期，降低设计风险高可靠性和可加密性降低了产品生产的总费5/7/202646

（5）常采用可编程元件(存储单元)的类型：①一次性编程的熔丝或反熔丝元件；②紫外线擦除、电可编程的EPROM(UVEPROM)存储单元，即UVCMOS工艺结构；③电擦除、电可编程存储单元，一类是E2PROM即E2CMOS工艺结构，另一类是快闪(Flash)存储单元；④基于静态存储器(SRAM)的编程元件。其中，③类和④类目前使用最广泛。

5/7/202647图8-15几种常用逻辑符号表示方法（a）输入缓冲器（b）

与门

（c）

或门（d）

三种连接

（6）几种常见的逻辑符号表示方法5/7/2026488.2.2普通可编程逻辑器件1.可编程阵列逻辑（PAL）

（1）PAL的结构

与阵列—可编程；或阵列—固定输出电路—固定图8-16PAL的结构5/7/202649

（2）PAL的输出结构①专用输出结构。输出端只能输出信号，不能兼作输入。只能实现组合逻辑函数。目前常用的产品有PAL10H8、PAL10L8等。

5/7/202650②可编程I/O结构。输出端有一个三态缓冲器，三态门受一个乘积项的控制。当三态门禁止，输出呈高阻状态时，I/O引脚作输入用；当三态门被选通时，I/O引脚作输出用。5/7/202651③寄存器输出结构。输出端有一个D触发器，在使能端的作用下，触发器的输出信号经三态门缓冲输出。能记忆原来的状态，从而实现时序逻辑功能。5/7/202652④异或—寄存器型输出结构。输出部分有两个或门，它们的输出经异或门后再经D触发器和三态缓冲器输出，这种结构便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作，适用于实现计数器及状态。（A⊕0=A，A⊕1=A

）5/7/202653

（3）PAL的命名

PAL共有21种，通过不同的命名可以区别。图8-17PAL的命名5/7/202654

（4）PAL的优点：

①提高了功能密度，节省了空间。通常一片PAL可以代替4～12片SSI或2～4片MSI。同时，虽然PAL只有20多种型号，但可以代替90％的通用器件，因而进行系统设计时，可以大大减少器件的种类。②提高了设计的灵活性，且编程和使用都比较方便。

③有上电复位功能和加密功能，可以防止非法复制。5/7/202655

20世纪80年代初，Lattice半导体公司研制。

GAL的结构特点：输出端有一个组态可编程的输出逻辑宏单元OLMC，通过编程可以将GAL设置成不同的输出方式。这样，具有相同输入单元的GAL可以实现PAL器件所有的输出电路工作模式，故而称之为通用可编程逻辑器件。

GAL与PAL的区别：①PAL是PROM熔丝工艺，为一次编程器件，而GAL是E2PROM工艺，可重复编程；②PAL的输出是固定的，而GAL用一个可编程的输出逻辑宏单元（OLMC）做为输出电路。GAL比PAL更灵活，功能更强，应用更方便，几乎能替代所有的PAＬ器件。2．通用可编程逻辑器件（GAL）5/7/202656

GAL分为两大类：一类是普通型，它的与、或结构与PAL相似，如GAL16V8，GAL20V8等。另一类为新型，其与、或阵列均可编程，与PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特点。

（1）GAL的基本结构。

①

8个输入缓冲器和8个输出反馈/输入缓冲器。

②8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应一个I/O引脚。5/7/202657GAL16V8的逻辑图5/7/202658

GAL器件没有独立的或阵列结构，各个或门放在各自的输出逻辑宏单元（OLMC）中。

③由8×8个与门构成的与阵列，共形成64个乘积项，每个与门有32个输入项，由8个输入的原变量、反变量（16）和8个反馈信号的原变量、反变量（16）组成，故可编程与阵列共有32×8×8=2048个可编程单元。④系统时钟CK

和三态输出选通信号OE的输入缓冲器。

5/7/202659OLMC的逻辑图

（2）输出逻辑宏单元（OLMC）的结构5/7/202660

或门：有8个输入端，和来自与阵列的8个乘积项（PT）相对应。异或门：用于选择输出信号的极性。

D触发器：使GAL适用于时序逻辑电路。

4个多路开关（MUX）：在结构控制字段作用下设定输出逻辑宏单元的状态。

5/7/202661图8-18GAL的结构控制字

（3）GAL的结构控制字①XOR（n）：输出极性选择位。共有8位，分别控制8个OLMC的输出极性。异或门的输出D与它的输入信号B和XOR（n）之间的关系为：

D＝B⊕XOR

当XOR＝0时，即D=B；当XOR＝1时，即D=B

5/7/202662②SYN（n）：时序逻辑电路/组合逻辑电路选择位。当SYN＝0时，D触发器处于工作状态，OLMC可为时序逻辑电路；当SYN=1时，D触发器处于非工作状态，OLMC只能是组合逻辑电路。注意：当SYN＝0时，可以通过其它控制字，使D触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个OLMC需要构成时序逻辑电路时，就必须使SYN＝0。

③AC0、AC1（n）：与SYN相配合，用来控制输出逻辑宏单元的输出组态。

5/7/202663

（4）GAL的5种工作模式SYNAC0AC1XOR功能输出极性101/组合逻辑专用输入三态门禁止/10001组合逻辑专用输出低有效高有效11101组合逻辑带反馈双向I/O输出低有效高有效01101时序逻辑组合I/O输出低有效高有效01001时序逻辑寄存器输出低有效高有效

只要写入不同的结构控制字，就可以得到不同类型的输出电路结构。

5/7/2026648.2.3复杂的可编程逻辑器件（CPLD）

基本包含三种结构：

CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。

逻辑阵列块（LAB）可编程I/O单元可编程连线阵列（PIA）。

5/7/202665图8-19CPLD的结构图5/7/202666

⑴逻辑阵列块（LAB）

一个LAB由十多个宏单元的阵列组成。每个宏单元由三个功能块组成：逻辑阵列乘积项选择矩阵可编程寄存器

它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。5/7/202667

⑵可编程I/O单元

I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。

⑶可编程连线阵列在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。

5/7/2026688.2.4现场可编程门阵列（FPGA）

是20世纪80年代中期出现的高密度PLD。采用类似于掩模编程门阵列的通用结构，其内部由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。它具有密度高、编程速度快、设计灵活和可再配置等许多优点，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍欢迎，并得到迅速发展。

FPGA的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。

5/7/202669图8-20FPGA的基本结构

5/7/202670

FPGA的基本结构：可编程逻辑模块CLB

输入／输出模块IOB

互连资源IR

⑴可编程逻辑模块CLB

结构形式：

①查找表结构

②多路开关结构

③多级与非门结构。电路组成：逻辑函数发生器触发器数据选择器信号变换

5/7/202671

⑵可编程输入／输出模块(IOB)IOB主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周；提供了器件引脚和内部逻辑阵列的接口电路。每一个IOB控制一个引脚(除电源线和地线引脚外)，将它们可定义为输入、输出或者双向传输信号端。

5/7/202672

⑶可编程互连资源(IR)

包括各种长度的连线线段和一些可编程连接开关。连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。互连线按相对长度分为单线、双线和长线三种。5/7/202673第8章存储器和可编程逻辑器件简介2.可编程逻辑器件的开发方法1.电子系统的设计方法8.2可编程逻辑器件(PLD)简介3.应用简介

8.2.5可编程逻辑器件的开发与应用本章小结5/7/2026748.2.5可编程逻辑器件的开发与应用8.2可编程逻辑器件(PLD)简介1.电子系统的设计方法

传统的系统设计方法为自底向上。采用可编程逻辑器件设计系统时，可基于芯片设计，可利用电子设计自动化（EDA）工具来完成。必须具备三个条件：①必须基于功能强大的EDA技术；②具备集系统描述、行为描述和结构描述功能为一体的硬件描述语言；③高密度、高性能的大规模集成可编程逻辑器件。5/7/202675

可编程逻辑器件的软件开发系统支持两种设计输入方式：图形设计输入；硬件描述语言输入。现在比较流行的硬件描述语言有ABEL和VHDL。

计算机对输入文件进行编译、综合、优化、配置操作，最后生成供编程用的文件，可直接编程到可编程逻辑器件的芯片中。5/7/2026762.可编程逻辑器件的开发方法

PLD的开发是指利用开发系统的软件和硬件对PLD进行设计和编程的过程。

开发系统软件是指PLD专用的编程语言和相应的汇编程序或编译程序。硬件部分包括计算机和编程器。可编程器件的设计过程，主要包括设计准备、设计输入、设计处理和器件编程四个步骤，同时包括相应的功能仿真、时序仿真和器件测试三个设计验证过程。如图8-21所示。

5/7/202677图8-21

可编程器件的设计流程图

5/7/202678

⑴设计准备

①选择系统方案，进行抽象的逻辑设计；

②选择合适的器件，满足设计的要求。

低密度PLD（PAL、GAL等）一般可以进行书面逻辑设计，然后选择能满足设计要求的器件系列和型号。器件的选择应考虑器件的引脚数、资源\速度、功耗以及结构特点。对于高密度PLD（CPLD、FPGA），系统方案的选择通常采用“自顶向下”的设计方法。在计算机上完成，可以采用国际标准的硬件描述语言对系统进行功能描述，并选用各种不同的芯片进行平衡、比较，选择最佳结果。

5/7/202679⑵

设计输入

设计者将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程称为设计输入。通常有原理图输入、硬件描述语言输入和波形输入等多种方式。

⑶设计处理

从设计输入完成以后到编程文件产生的整个编译、适配过程通常称为设计处理或设计实现。由计算机自动完成，设计者只能通过设置参数来控制其处理过程。5/7/202680

在编译过程中，编译软件对设计输入文件进行逻辑化简、综合和优化，并适当地选用一个或多个器件自动进行适配和布局、布线，最后产生编程用的编程文件。

在设计输入和设计处理过程中往往要进行功能仿真和时序仿真。

功能仿真是在设计输入完成以后的逻辑功能检证，又称前仿真。它没有延时信息，对于初步功能检测非常方便。

时序仿真在选择好器件并完成布局、布线之后进行，又称后仿真或定时仿真。时序仿真可以用来分析系统中各部分的时序关系以及仿真设计性能。

5/7/202681

⑷

器件编程

编程是指将编程数据放到具体的PLD中去。对阵列型PLD来说，是将JED文件“下载”到PLD中去；对FPGA来说，是将位流数据文件“配置”到器件中去。

5/7/2026823.应用简介图8-2216位双向移位寄存器

试用CPLD实现一个16位双向移位寄存器，其输入输出如图8-22所示。图中Q0～Q15是16位状态变量输出。D0～D15为16位并行置数输入，CR是低电平有效的异步清零端，SR、SL分别是右移或左移串行数据输入端，S1、S0为功能控制端，它们的取值和操作的对照关系如表8-6所示。5/7/202683表8-6S1、S0功能控制端对照关系表

5/7/202684

假若选择型号为ispLSI1024芯片，它含24个通用逻辑模块（CLB），且I／O单元数量达16×3＝48个。由此画出引脚分配图如图8-23所示。

⑴器件的选择。除时钟外，共有37个I／O信号线。设计者可参照有关数据手册进行选择。5/7/202685图8-2316位移位寄存器引脚分配图5/7/202686

⑵编写设计输入文件。本例采用文本输入方式。根据移位寄存器设计要求，编写VHDL源文件如下：

LIBRARYIEEE；USEIEEE.STD

LOGIC

1164.ALL；ENTITYSHIFTISPORT(S1，S0，Cr，clk；INBIT；

SR，SL：INSTD

LOGIC，

d：INSTD

LOGIC

VECTOR(15DOWNTO0)；

q：OUTSTD

LOGIC

VECTOR(15DOWNTO0))；ENDSHIFT；5/7/202687ARCHITECTUREAOFSHIFTISBEGINPROCESS（clk,cr）

VARIABLEqq：STD

LOGIC

VECTOR(15DOWNTO0)；

BEGINIFCr=‘0’THENqq：=“0000000000000000”；

ELSEIF(clkEVENTANDclk=‘1’)IFS1=‘1’THENIFS0=‘1’THENqq：=d；

ELSEqq(14DOWNTO0)：=qq(15DOWNTO1)；

qq(15)：=SLENDIF；5/7/202688ELSEIFS0=‘1’THENqq(15DOWNTO1)：=qq(14DOWNTO0)qq(0)：=SR；

ELSENULL；

ENDIF；

ENDIF；ENDIF；

q<=qq；

ENDPROCESSENDA可见，整个设计只需选择合适的器件，利用程序语言描述其功能，通过特定的设备将程序下载或配置到器件中，即可完成系统的设计。

5/7/202689本章小结

存储器是一种可以存储数据或信息的半导体器件，它是现代数字系统特别是计算机中的重要组成部分。按照所存内容的易失性，存储器可分为随机存取存储器RAM和只读存储器ROM两类。

RAM由存储矩阵、地址译码器和读／写控制器三个部分组成。对其任意一个地址单元均可实施读写操作。RAM是一种时序电路，断电后所存储的数据消失。

5/7/2026905.1存储器分类一、概述

存储器是计算机系统中具有记忆功能的部件，它是由大量的记忆单元(亦称基本的存储电路)组成的，用来存放用二进制数表示的程序和数据。按存储器在计算机系统中的位置，存储器可分为两大类：内存、外存。

内存：存储当前运行所需的程序和数据。CPU可以直接访问并与其交换信息，容量小，存取速度快。

外存：存储当前不参加运行的程序和数据。CPU不能直接访问，需配备专门设备才能进行交换信息，容量大，存取速度慢。速度快容量小速度慢容量大寄存器内部Cache外部Cache主存储器辅助存储器大容量辅助存储器图微机存储系统的层次结构CPU

计算机系统中的存储系统采用快慢搭配方式，具有层次结构，如下图所示。二、半导体存储器的分类(一)按存储器制造工艺分类双极型存储器：包括TTL(晶体管-晶体管逻辑)存储器、ECL(射极耦合逻辑)存储器、I2L(集成注入逻辑)存储器等。特点：存取速率高，通常为几纳秒(ns)甚至更短，集成度比MOS型低，功耗大，成本高。

MOS(金属氧化物)型存储器：分为CMOS型、NMOS型、HMOS型等多种。特点：制造工艺简单，集成度高，功耗低，价格便宜，但速率比TTL型要低。(二)从应用的角度分类

RAM（随机读取存取器）、ROM（只读存储器）1.SRAM(StaticRAM)：静态RAM，其基本存储电路由双稳态触发器构成，每一个双稳态元件存放1位二进制数，只要不掉电，信息就不会丢失，不需要刷新电路。2.DRAM(DynamicRAM)：动态RAM，其基本存储电路为单管动态存储电路，需要刷新电路。3.NVRAM(NonVolatileRAM)：非易失性RAM，它由SRAM和EEPROM组成，正常工作时SRAM保存信息，在掉电瞬间，把SRAM中的信息写入EEPROM中，从而使信息不会丢失。4.PSRAM(PseudoStaticRAM)：伪静态读写存储器。是片内集成了动态刷新电路的动态存储器，使用时不再专门配置刷新电路，可作为一个静态RAM使用。5.MPRAM(MultiportRAM)：多端口RAM，有多个端口，每个端口可对RAM进行独立地读写操作。6.FRAM(FerroelectricRAM)：铁电介质读写存储器，是一种新型的非易失性存储器，写入速度非常快。(三)随机存储器RAM(RandomAccessMemory)

(1)掩膜工艺ROM(MaskedROM)

这种ROM是芯片制造厂根据ROM要存储的信息，设计固定的半导体掩膜版进行生产的。一旦制出成品之后，其存储的信息即可读出使用，但不能改变。这种ROM常用于批量生产，生产成本比较低。微型机中一些固定不变的程序或数据常采用这种ROM存储。

(2)PROM(ProgrammableROM)

可编程只读存储器。允许用户利用专门设备对其写入数据或程序(称为对存储器编程)，但是只能写入一次。编程之后，信息就永久性地固定下来，用户只可以读出和使用，不能改变其内容。

(3)OTPROM(OneTimeProgrammableROM)

一次编程只读存储器。与PROM一样可编程一次，但是采用了EPROM技术生产，可靠性高，没有石英玻璃窗口。(四)只读存储器ROM(ReadOnlyMemory)

(4)EPROM(ErasableProgrammableROM)

可擦去重写的PROM。允许将其存储的内容采用紫外线照射擦去，然后重新对其进行编程，写入新的内容。擦去和重新编程可以多次进行。所写入的内容可以长期保存下来(一般均在10年以上)，不会因断电而消失。如下图所示：

(5)EEPROM(ElectricallyErasableProgrammableROM)

电可擦除可编程只读存储器，也称为E2PROM。EEPROM是一种采用电气方法在线擦除和再编程写入的只读存储器。其外观如上图所示。

(6)FlashMemory

快擦写可编程只读存储器，简称为闪存(闪速存储器)。可以用电气方法快速擦写存储单元的内容，类似于EEPROM。既具有SRAM的读写功能和较快速率，又具有ROM断电后信息不丢失的特点。主板上BIOS和USB闪存盘上的FlashMemory芯片，如图下所示。1.存储容量一个半导体存储器芯片的存储容量指存储器可存放的二进制信息量。其表示方式一般为：

芯片容量=芯片的存储单元数×每个存储单元的位数例如：6264静态RAM的容量为8K×8bit，即它具有8K个单元(1K＝1024)，每个单元存储8bit(一个字节)数据。动态RAM芯片NMC41257的容量为256K×1bit。在构成微型计算机内存系统时，可以根据要求加以选用。当计算机的内存确定后，选用容量大的芯片可以少用几片，这样不仅使电路连接简单，而且使功耗和成本都可以降低。三、半导体存储器的主要技术指标2.存取时间

存取时间TAC(AccessTime)就是存取芯片中某一个单元的数据所需要的时间，即CPU给出内存地址信息后，到取出或者写入有效数据所需要的时间。器件手册上给出的存储器芯片的存取时间参数一般为上限值，称为最大存取时间。CPU在读/写RAM时，它提供给RAM芯片的读/写时间必须比RAM芯片所要求的存取时间长，如果不能满足这一点，则微型机无法正常工作。3.功耗

使用功耗低的存储器芯片构成存储系统时，不仅可以减少对电源容量的要求，而且还可提高存储系统的可靠性。

4.可靠性微型计算机要正确地运行，要求存储器系统具有很高的可靠性，因为内存的任何错误都可能使计算机无法工作。而存储器的可靠性直接与构成它的芯片有关。

存储器的可靠性用平均无故障时间MTBF来表征，它表示两次故障之间的平均时间间隔，MTBF越长，其可靠性越高。目前所用的半导体存储器芯片平均无故障时间MTBF大概为5×106～1×108小时。5.性能/价格比“性能”主要包括存储容量、存取周期和可靠性。构成存储系统时，在满足性能要求的情况下，应尽量选择价格便宜的芯片。5.2随机读写存储器1.静态RAM基本存储电路静态RAM的基本存储电路由六个MOS管组成的双稳态触发器构成，如下图所示：一、静态读/写存储器SRAM

图

六管静态RAM基本存储电路图中T1T2是放大管,T3T4是负载管,T1～T4管组成双稳态触发器。T5T6是控制管，T7T8也是控制管，它们为同一列线上的存储单元共用。若T1截止,则A点为高电平,使T2导通,于是B点为低电平，保证T1截止。反之,T1导通而T2截止，这是另一个稳定状态。因此，可用T1管的两种状态表示“1”或“0”。可见,SRAM保存信息的特点是与这个双稳态触发器的稳定状态密切相关的。2.SRAM的结构及组成静态RAM中的存储单元一般排列成矩阵形式。内部是由很多基本存储电路组成的，为了选中某一个单元，往往利用矩阵式排列的地址译码电路对地址进行译码。

例如：128×8位的芯片，片内共有1024个基本存储单元，这些存储单元在芯片内部排列成32行32列的形式。需10根地址线，其中5根用于行译码(产生32条行线)，另5根用于列译码(产生32条列线)，这样就可以选中1024个基本存储单元中的任何一个。

例如：SRAM芯片Intel6116的引脚及功能如下：

6116芯片的容量为2K×8位，有2048个存储单元，需11根地址线，7根用于行地址译码输入，4根用于列地址译码输入，每条列线控制8位，从而形成了128×128个存储阵列，即存储体中有16384个存储元。6116的控制线有3条：片选CS、输出允许OE、读/写控制WE(为低表示写操作)。结构如下所示：

图6116引脚和功能框图3.标准的静态RAM集成电路典型的静态SRAM集成电路芯片如下所示：(1)Intel6264SRAM芯片

6264是一种采用CMOS工艺组成的8K×8位静态读写存储器，读写访问时间在20--200ns范围内。芯片未选中时，可处于低功耗状态。其引脚如下图所示：图SRAM6264引脚图A0～A12：地址信号线。D0～D7：8条双向数据线。CS1、CS2：片选信号引线。当两个片选信号同时有效，即CS1＝0，CS2＝1时，才能选中该芯片。OE：输出允许信号。只有当OE＝0，才允许该芯片将某单元的数据送到芯片外部的D0～D7上。WE：写允许信号。当WE＝0时，允许将数据写入芯片；当WE＝1时，允许芯片的数据读出。NC:空脚。表

6264工作方式选择表

(2)静态RAM集成电路62256

62256是一种采用CMOS工艺制成的32K×8位、28个引脚的静态读写存储器，读写访问时间在20--200ns范围内。芯片未选中时，处于低功耗状态。其引脚如下图所示：A0～A14：地址信号线。DQ0～DQ7：8条双向数据线。CS：片选信号引线。CS＝0才能选中该芯片。OE：输出允许信号。当OE＝0，才允许该芯片将数据送到芯片外部的DQ0～DQ7上。WE：写允许信号。当WE＝0时，允许将数据写入芯片；当WE＝1时，允许芯片的数据读出。表

62256工作方式选择表

1.动态RAM的基本存储电路动态RAM的基本存储电路由MOS单管电路与其分布电容构成，具有集成度高、速度快、功耗小、价格低等特点。标准的动态RAM集成电路有64K位、256K位、1M位、4M位、16M位、64M位等。其基本存储电路如下图所示：二、动态读/写存储器DRAM图DRAM单管基本存储电路T1与C1构成一个基本存储电路，C1为T1的极间分布电容。当C1中存有电荷时，该存储单元存放的信息为1，没有电荷时表示0。

T2为列选择管，C2为数据线上的分布电容，一般有C2>C1。当T1和T2导通时，数据线接通，可以对基本存储单元进行读出或写入操作。

C1容量很小，充电后电压为0.2V左右，该电压维持时间很短，约2ms左右既会泄漏，导致信息丢失，故需要刷新。2.动态RAM集成芯片2164A

动态RAMIntel2164A是一个64K×1位的芯片，片内有65536个基本存储电路，每个基本存储电路存放1位二进制信息。要构成64KB的存储器，需要8片2164A。

2164A芯片的存储体本应构成一个256

256的存储矩阵，为提高工作速度(需减少行列线上的分布电容)，将存储矩阵分为4个128

128矩阵，每个128

128矩阵配有128个读出放大器，各有一套I/O控制(读/写控制)电路。其引脚结构如下图所示：图Intel2164A引脚图A0-A7：地址信号的输入引脚，分时接收CPU送来的8位行、列地址；：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时应保持为低电平)；：写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。DIN：数据输入引脚；DOUT：数据输出引脚；VDD：+5V电源引脚；Vss：地；N/C：未用引脚。2164A的读/写操作由WE信号来控制，读操作时，WE为高电平，选中单元的内容经三态输出缓冲器从DOUT引脚输出；写操作时，WE为低电平，DIN引脚上的信息经数据输入缓冲器写入选中单元。

2164A没有片选信号，实际上用行地址和列地址选通信号RAS和CAS作为片选信号，可见，片选信号已分解为行选信号与列选信号两部分。图2164A内部结构示意图多端口RAM有多个端口，如双端口、三端口、四端口RAM等，每个端口都可以对RAM进行读写操作。

DS1609为8位的双端口SRAM，存储容量为512个字节，有A、B两个端口。

1.引脚及操作时序引脚及操作时序如下各图所示：三、多端口存储器图DS1609双口SRAMAD7A—AD0A：A端口8位地址和数据复用引线。AD7B—AD0B：B端口8位地址和数据复用引线。OEA、OEB：输出允许信号，低电平有效。WEA、WEB：写允许信号，低电平有效。CEA、CEB：片选信号，低电平有效。读操作图DS1609读出时序图DS1609写入时序写操作

2.两端口的同时操作双端口存储器存在A、B两端口对其存储单元同时操作的问题，下面分别说明：

(1)对不同存储单元允许同时读或写。

(2)允许同一单元同时读。

(3)当一个端口写某单元而另一端口同时读该单元时，读出的数据要么是旧数据，要么是新写入的数据。因此，这种情况也不会发生混乱。

(4)当两个端口同时对同一单元写数据时，会引起竞争，产生错误。因此，这种情况应想办法加以避免。

3.竞争的消除对于DS1609来说，竞争发生在对一单元同时写数据时。为了防止竞争的发生，可以另外设置两个接口，该接口能保证一个端口只写而另一个只读。该接口可用带有三态门输出的锁存器来实现，如74LS373和74LS374。如果可能，也可在DS1609中设置两个单元：一个单元的A端口只写而B端口只读；另一个单元则相反，B端口只写而A端口只读。在A端口向DS1609写数据时，先读B端口的写状态。若B端口不写，则将自己的写数据写到存储单元中。当B端口写入时，同样需要查询A端口的状态。其过程可用如下所示的流程图来说明。图查询写入流程图

4.连接使用如下图中将DS1609直接与8088CPU相连接，而另一端口与单片机相连接，构成多机系统。5.3只读存储器ROM这种存储器芯片，在生产过程中利用一道掩模工艺决定每一个存储单元中存放的二进制信息，一旦形成产品，存放的信息代码是固定不变的，用户不能修改。如下图所示为一个4×4位的掩模ROM：一、掩模ROM4条行线，4条列线，共4个单元，每个单元为4位。对A1、A0进行译码后分别选中第0、1、2、3行，被选中的行为高电平，其余行为低电平。

4个列选线通过有源负载挂在高电平上，行列线交叉点上接有MOS管的存放0，没有接MOS管的存放1。该掩模ROM每个单元的内容如下表所示。图掩膜式ROM结构示意图00011011表掩膜式ROM的内容1.基本存储电路工作原理一般EPROM基本存储电路由浮置栅极雪崩注入式场效应管(FloatingAvalancheInjectionMOS，FAMOS)构成。FAMOS管与普通MOS管串联接到行与列的交叉点上，排成矩阵形式。当浮置栅极上未注入电荷时，源极与漏极不导通，FAMOS截止，该位存放信息1；当浮置栅极注入一定的电荷后，源极、漏极间导通，该位存放信息0。基本存储电路及FAMOS管结构如下所示：二、可擦除可编程的只读存储器EPROM图EPROM基本存储电路示意图FAMOS管与普通MOS管串联接到行与列的交叉点上，排成矩阵形式。当浮置栅极上未注入电荷时，源极与漏极不导通，FAMOS截止，该位存放信息1；当浮置栅极注入一定的电荷后，源极、漏极间导通，该位存放信息0。图浮置栅极场效应管结构图

在N型的基片上做出两个高浓度的P型区，从中引出源极S和漏极D；栅极由多晶硅构成，被不导电的SiO2绝缘层所包围，栅极G没有引出电极，故称为浮置栅极。当栅极无负电荷时，MOS管截止，该位存放信息1；当栅极有负电荷时，在漏极和源极间感应出P沟道，MOS管导通，该位存放信息0。2.典型EPROM芯片典型的EPROM芯片如下所示：(1)2764EPROM芯片简介

2764引脚如下图所示：A0--A12：地址信号输入线。D0--D7：8条数据线。

CE：片选信号线，为输入信号,

低电平有效。OE：输出允许信号,为低电平时允许数据由D0～D7输出。PGM：编程脉冲输入端。在机工作时为高电平，编程写入时需在该端子加上宽度为50ms的编程负脉冲。VPP：编程电压。VCC：+5V电源NC：空脚。2764A的工作方式

2764A共有八种工作方式，分别为。①标准编程方式②Intel编程方式③编程校验④编程禁止⑤读出方式⑥读出禁止⑦备用方式⑧读Intel标识符(2)27C256EPROM芯片简介

27C256EPROM芯片引脚如下图所示：A0--A14：地址信号输入线。O0--O7：8条数据线。

CE：片选信号线，为输入信号,

低电平有效。OE：输出允许信号,为低电平时允许数据由O0～O7输出。VPP：编程电压。VCC：+5V电源VSS：接地。EEPROM(E2PROM)是一种可用电气方法在线擦除和再编程的只读存储器，既具有RAM在联机操作中可读可改写的特性(只是写操作需要较长的时间)；又具有非易失性存储器ROM的优点，在掉电后仍然能保存原所存储数据。目前，EEPROM已在片内集成了需要的所有外围电路，包括数据锁存缓冲器、地址锁存器、擦除和写操作脉冲定时、编程电压的形成，以及电源上电和掉电数据写保护电路等。可在线擦除和编程，使用方便。

EEPROM有并行接口、串行接口两种标准的集成电路，各有特点，适合于不同的应用场合。三、电可擦除可编程只读存储器EEPROM1.典型的EEPROM芯片典型的EEPROM芯片如下表所示：2.EEPROM芯片28C64简介

EEPROM芯片28C64是一种采用CMOS工艺制造的8K×8位电可擦除、可编程的只读存储器。其读写可像SRAM一样，不需要附加任何外部元器件，读访问时间为45—450ns。其引脚如下图所示：A0--A12：地址信号输入线。I/O0—I/O7：8条数据线。

CE：片选信号线，为输入信号,低电平有效。OE：输出允许信号,为低电平时允许数据输出。WE：写允许信号。RDY/BUSY：写结束状态输出信号。当开始写入数据时，该引脚变为低电平，写入完毕后则变为高电平VCC：+5V电源GND：接地。NC：空脚。图28C64引脚图3.快擦写可编程的EPROM-FLASHMemory(闪存)EEPROM在线编程的时间长，应用不甚方便。与EEPROM相比，FLASHMemory存储容量大，编程速度快，既具有SRAM读写灵活性和较快的访问速度，又具有ROM断电后信息不丢失信息的特点。

AMD公司的28F256(32K×8位)、28F512(64K×8位)、28F010(128K×8位)、28F020(256K×8位)、28F040(512K×8位)是Flash系列产品，其基本原理、结构、特性和操作使用方法大致相同，其引脚如下图所示：A0--A14、A15、A16：地址信号输入线。DQ0—DQ77：数据输入/输出线。

CE：芯片允许输入线(即片选)，为输入信号,低电平有效。OE：输出允许信号,为低电平时允许数据由DQ0～DQ7输出。VPP：擦除/编程电源。VCC：+5V电源VSS：接地。5.4存储器与CPU接口的基本技术

CPU与存储器连接时，地址总线、数据总线和控制总线都要连接，连接时要注意以下几个问题：

(1)CPU总线的带负载能力。

(2)CPU时序与存储器存取时序的配合。

(3)存储器组织与地址