2026年EDA技术与VHDL期末试卷及答案

2026年EDA技术与VHDL期末试卷及答案一、单项选择题（每题2分，共20分。每题只有一个正确答案，将正确选项字母填入括号内）1.在VHDL中，下列哪一条语句可用于在结构体中实现组合逻辑的直接赋值？A.IF…THEN…ENDIF;B.PROCESS(clk)…ENDPROCESS;C.WITH…SELECT…WHEN…;D.WAITUNTIL…;答案：C2.对于FPGA中的CLB，下列描述正确的是（）。A.仅包含一个D触发器B.仅实现组合逻辑C.包含查找表与可编程寄存器D.只能实现算术运算答案：C3.在同步时序电路中，若时钟频率为200MHz，建立时间tSU=0.4ns，保持时间tH=0.1ns，触发器时钟到输出延迟tCO=0.3ns，组合逻辑最大延迟tPD(max)=2.6ns，则最高可靠工作频率约为（）。A.250MHzB.285MHzC.312MHzD.333MHz答案：B4.下列关于VHDL信号（SIGNAL）与变量（VARIABLE）的说法，错误的是（）。A.信号赋值符号为“<=”B.变量赋值立即生效C.信号在进程结束后才更新D.变量可跨进程传递答案：D5.在VHDL测试平台中，若需产生周期为20ns的时钟，下列哪段代码正确？A.clk<=NOTclkAFTER10ns;B.clk<='1'AFTER10ns;C.WAITFOR10ns;clk<=NOTclk;D.clk<='0'AFTER20ns;答案：A6.对于Moore型状态机，其输出（）。A.仅与当前状态有关B.仅与输入有关C.与当前状态及输入均有关D.与时钟边沿无关答案：A7.在综合过程中，下列哪条VHDL语句最可能产生锁存器（latch）？A.IFrising_edge(clk)THEN…ENDIF;B.IFa='1'THENy<=b;ELSEy<='0';ENDIF;C.IFa='1'THENy<=b;ENDIF;D.y<=aANDb;答案：C8.在Xilinx7系列FPGA中，一个SLICE包含（）个6输入LUT。A.2B.4C.8D.16答案：B9.下列关于VHDL库的描述，正确的是（）。A.IEEE库默认可见，无需声明B.使用STD_LOGIC_1164前必须LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;C.WORK库需显式LIBRARYWORK;D.用户无法自建库答案：B10.在时序分析中，若时钟网络延迟为1.2ns，数据路径延迟为3.8ns，建立时间要求为0.5ns，则最差建立时间裕量（setupslack）为（）。A.1.5nsB.0.5nsC.−0.5nsD.−1.5ns答案：C二、多项选择题（每题3分，共15分。每题有两个或以上正确答案，多选少选均不得分，将正确选项字母填入括号内）11.下列哪些措施可有效降低FPGA动态功耗？（）A.降低时钟频率B.提高供电电压C.采用门控时钟D.减少信号翻转率答案：A、C、D12.关于VHDL中的属性，下列说法正确的是（）。A.'EVENT用于检测信号变化B.'LAST_VALUE返回信号上一次的值C.'RANGE返回信号范围D.'LENGTH返回信号位宽答案：A、B、C、D13.下列哪些属于可综合的VHDL代码风格？（）A.使用FORLOOP实现固定次数移位B.使用WAITUNTIL实现时钟边沿检测C.使用FILE类型读取外部文本D.使用IFrising_edge(clk)THEN…ENDIF;答案：A、B、D14.在FPGA配置过程中，下列哪些接口可用于在线升级？（）A.JTAGB.SelectMAPC.SPID.I2C答案：A、B、C15.下列关于VHDLGENERATE语句的说法正确的是（）。A.可用于结构体中重复实例化元件B.支持IF-GENERATE与FOR-GENERATE两种形式C.综合后会产生硬件复制D.不可嵌套使用答案：A、B、C三、填空题（每空2分，共20分。将答案填入横线处，注意单位）16.若某FPGA片内BRAM容量为36Kbit，数据位宽配置为32bit，则深度为________。答案：102417.VHDL中，将信号std_logic_vector(7DOWNTO0)转换为unsigned类型，应使用库________中的函数________。答案：IEEE.NUMERIC_STD，unsigned18.在时序约束中，时钟不确定性（clockuncertainty）通常包括________抖动与________抖动两部分。答案：周期，相位19.对于8位超前进位加法器，其最长路径延迟与位宽n的关系可近似表示为O(________)。答案：log2n20.若某状态机共需定义35个状态，则最少需要________位状态编码向量。答案：621.在VHDL中，若需将实数4.5四舍五入为整数，应使用函数________(4.5)。答案：integer22.在XilinxFPGA中，实现高速串行收发器的专用硬核简称为________。答案：GTX23.若时钟周期为8ns，建立时间裕量为0.4ns，则最高可靠频率为________GHz。答案：0.12524.VHDL的物理量TIME的基准单位为________。答案：ns25.对于6输入LUT，理论上可实现任意________变量的组合逻辑函数。答案：6四、简答题（每题8分，共24分。要求给出关键要点，必要时给出示例代码）26.说明FPGA设计中“时钟域交叉”问题的产生原因，并列举三种常用同步策略。答案：原因：当数据从一个时钟域进入另一异步时钟域时，因时钟相位、频率差异，可能导致建立/保持时间违例，产生亚稳态。策略：（1）双触发器同步器：在接收时钟域连续使用两级D触发器，降低亚稳态概率；（2）异步FIFO：利用读写指针格雷码比较，实现数据缓冲；（3）握手协议：通过请求/应答信号跨时钟域，确保数据稳定后采样。27.解释VHDL中“δ延迟”概念，并说明其对仿真行为的影响。答案：δ延迟（deltadelay）是仿真器引入的无限小时间单位，用于在同一仿真时刻内维护事件顺序。信号赋值如“s<=aAFTER0ns;”实际推迟一个δ延迟，确保进程挂起后再更新信号，避免竞争。δ延迟使仿真结果与硬件并行行为一致，但不对应真实时间，综合时会被忽略。28.给出将整数0~255转换为8位格雷码的VHDL函数实现，并说明格雷码在FPGA中的应用优势。答案：```vhdlFUNCTIONint_to_gray(n:INTEGER)RETURNSTD_LOGIC_VECTORISVARIABLEbin:STD_LOGIC_VECTOR(7DOWNTO0);VARIABLEgray:STD_LOGIC_VECTOR(7DOWNTO0);BEGINbin:=STD_LOGIC_VECTOR(to_unsigned(n,8));gray(7):=bin(7);foriin6downto0loopgray(i):=bin(i+1)xorbin(i);endloop;returngray;ENDFUNCTION;```优势：格雷码相邻状态仅一位变化，可显著降低异步FIFO指针跨时钟域时的错误概率，减少毛刺与功耗。五、分析计算题（共41分。要求给出步骤、关键公式及中间结果）29.（10分）某设计需实现32位加法器，要求最大延迟不超过5ns。已知FPGA中6输入LUT延迟为0.25ns，进位链延迟为0.08ns/位，寄存器建立时间0.3ns，时钟网络延迟0.4ns。判断：（1）采用行波进位方案能否满足时序？（2）若采用4位超前进位块级联，估算总延迟并判断是否满足。答案：（1）行波进位：进位链延迟tRC=31×0.08ns=2.48ns；LUT层数：每4位需1级LUT，32位共8级，延迟8×0.25ns=2.0ns；总组合延迟tPD=2.48+2.0=4.48ns；加上建立时间0.3ns，需求4.78ns<5ns，理论上满足，但无余量。（2）4位超前进位：每块内进位生成延迟tCLG=0.25ns；级联块数=32/4=8，块间进位链延迟=7×0.08ns=0.56ns；总延迟tPD=0.25+0.56=0.81ns；远小于5ns，满足且余量大。30.（10分）给定状态机状态转换表如下（状态编码one-hot）：S0="0001"，S1="0010"，S2="0100"，S3="1000"。输入x，输出z。转换：S0→x=0→S1，x=1→S3；S1→x=0→S2，x=1→S0；S2→x=0→S3，x=1→S1；S3→x=0→S0，x=1→S2。输出：S0,S3时z=1；其余z=0。（1）写出one-hot状态方程（用D触发器）。（2）估算综合后所需LUT数量（假设每6输入LUT可实现6变量任意函数）。答案：（1）D0=(S3andnotx)or(S1andx);D1=(S0andnotx)or(S2andx);D2=(S1andnotx)or(S3andx);D3=(S2andnotx)or(S0andx);z=S0orS3;（2）每个D输入最多4变量，6输入LUT可覆盖，共需4个LUT用于次态，1个LUT用于输出，总计5个LUT。31.（10分）某系统时钟100MHz，需通过异步FIFO将数据从50MHz域传递到100MHz域。FIFO数据宽度16bit，要求平均吞吐率不低于800Mbit/s，求最小FIFO深度。假设写突发长度为64字，读写时钟无相位关系。答案：突发数据量B=64×16=1024bit；写时间tW=64/(50×10^6)=1.28µs；在读时钟域，相同时间内可读出数据量D=100×10^6×1.28×10^(−6)=128字；因读更快，仅需缓存未读部分，深度N=64−128=−64，负值表示无需额外缓存，但考虑时钟抖动与地址同步，取最小安全深度为8字。32.（11分）阅读以下VHDL代码，指出其中至少四处可综合性问题，并给出修改方案。```vhdlLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcounterISPORT(clk:INSTD_LOGIC;rst:INSTD_LOGIC;cnt:OUTINTEGERRANGE0TO255);END;ARCHITECTUREbehaveOFcounterISBEGINPROCESS(clk,rst)VARIABLEcount:INTEGER:=0;BEGINIFrst='1'THENcount:=0;ELSIFclk'EVENTANDclk='1'THENcount:=count+1;ENDIF;cnt<=count;ENDPROCESS;END;```答案：问题1：变量count初始值“:=0”依赖仿真器，综合后初值不确定；修改：使用复位强制初值，删除初始赋值。问题2：count未限定范围，可能溢出；修改：声明为VARIABLEcount:INTEGERRANGE0TO255;问题3：输出端口cnt为整数类型，综合可能产生32位总线，浪费资源；修改：改为STD_LOGIC_VECTOR(7DOWNTO0)，使用IEEE.NUMERIC_STD转换。问题4：敏感列表含rst，但rst为异步复位，应使用IFrst='1'THEN…ELSIFrising_edge(clk)THEN…结构；修改：保持异步复位写法，但明确复位优先级。修正代码：```vhdlARCHITECTURErtlOFcounterISSIGNALcount:UNSIGNED(7DOWNTO0);BEGINPROCESS(clk,rst)BEGINIFrst='1'THENcount<=(others=>'0');ELSIFrising_edge(clk)THENIFcount=255THENcount<=(others=>'0');ELSEcount<=count+1;ENDIF;ENDIF;ENDPROCESS;cnt<=STD_LOGIC_VECTOR(count);END;```六、综合设计题（共30分。要求给出顶层结构图、关键信号说明、VHDL核心代码及仿真策略）33.设计一个基于FPGA的“可调系数FIR低通滤波器”，指标：（1）采样率fs=10MHz；（2）系数位宽12bit，数据通道16bit；（3）阶数可配置8/16/32；（4）系数通过AXI-Lite接口在线写入；（5）输出位宽全精度，截断至24bit输出。任务：a)画出系统顶层模块框图，标明时钟、复位、AXI-Lite、数据输入输出接口；b)给出系数存储器组织方式与地址映射；c)写出并行乘累加结构的核心VHDL代码（使用generate实现阶数可配置）；d)说明验证方案：测试向量来源、仿真平台搭建、频响评估方法。答案：a)顶层框图：```+------------------+FIR_LPF_TOPclk-->clkrst-->rst_ns_axis_tdata(15:0)-->data_ins_axis_tvalid------->data_valids_axis_tready<------data_readym_axis_tdata(23:0)<--data_outm_axis_tvalid<------out_validm_axis_tready------->out_readyaxi_awaddr(11:0)--->AXI-Lite…Interface+------------------+```b)系数存储：采用单口RAM，深度32，宽度12bit。地址0x000~0x07F，每字32bit，低12bit有效。c)核心代码：```vhdlLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.NUMERIC_STD.ALL;ENTITYfir_coreISGENERIC(ORDER:INTEGER:=16);PORT(clk:INSTD_LOGIC;rst:INSTD_LOGIC;coef:INARRAY0_TO_31(11DOWNTO0);-fromAXIdin:INSTD_LOGIC_VECTOR(15DOWNTO0);vin:INSTD_LOGIC;dout:OUTSTD_LOGIC_VECTOR(23DOWNTO0);vout:OUTSTD_LOGIC);END;ARCHITECTURErtlOFfir_coreISTYPEdelay_lineISARRAY(0TOORDER-1)OFSIGNED(15DOWNTO0);SIGNALshift:delay_line:=(others=>(others=>'0'));TYPEprod_arrayISARRAY(0TOORDER-1)OFSIGNED(27DOWNTO0);SIGNALprod:prod_array;SIGNALacc:SIGNED(27DOWNTO0);BEGINshiftregisterPROCESS(clk