CN112951289B 编码装置以及编码方法 （台湾积体电路制造股份有限公司）

置成接收第二输入，接收来自第一级的第一输二级可产生包括经转换的第一输入及经转换的2基于所述第二输入及所述第一输出，将所述第一输入及产生包括经转换的所述第一输入及经转换的所述第二与门，所述第一多个二输入端口与门中的每一者具有分别连接到所述7:1解码器的七个输与门，所述第二多个二输入端口与门中的每一者具有分别连接到所述7:1解码器的所述七个输出节点中的一者的第一输入端口及连接到输入位的第二多个二输入端口与门的输入被布置成减小用于在感测放大器修整功能中使用的更常机存取存储器的感测放大器修整功能中使用的第一多个二输入端口与门，所述第一多个二输入端口与门中的每一所述7:1解码器的所述七个输出节点中的一者的第一输入端口及连接到所述输入码的所述3第二多个二输入端口与门，所述第二多个二输入端口与门中的每一所述7:1解码器的所述七个输出节点中的一者的第一输入端口及连接到所述输入码的所述机存取存储器的感测放大器修整功能中使用的基于所述输入码的所述第3位及所述第一输出来产生第二输出的产生包括所述输入码的所述第3位的所述第二输出的4[0002]磁阻随机存取存储器(MagnetoresistiveRandomAccessMemory，MRAM)是一种第一级被配置成接收包括输入码的第0位、第1位及第2位的第一输入，对第一输入进行解输出节点中的一者的第一输入端口及连接到输入码的第3位的反相的第二输入端口。第二多个二输入端口与门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的第二输入端口。15位输出的位1到位7分别对应于第一多个二输入端口与门的输出。15位输出的位9到位15分别对应于第二多个二输入端口与出来产生第二输出的第一部分；基于输入码的第3位及第一输出来产生第二输出的第二部5[0011]图4A及图4B示出根据一些实施例使用或非2(NOR2)门交换逻辑门输入，以减小更[0012]图5A及图5B示出根据一些实施例使用与2(AND2)门交换逻辑门输入，以减小更常[0013]图6A及图6B示出根据一些实施例交换逻辑门输入以减小在感测放大器(sense[0014]以下揭露内容提供用于实作所提供主题的不同特征的许多不同的实施例或实图中所示的一个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向以将数据存储在存储单元中，所述存储单元具有由薄绝缘膜隔开的磁性材料的两个叠加层，固定磁场对准方向上永久磁化的磁性层(这一层被称为钉扎层(pinnedlayer))及可变磁[0017]MRAM单元的这两种状态是从其相对较高或较低的电阻(RH及RL)来6器不仅可占据SA面积的很大一部分，而且其还会诱发大的待机电流。与例如二进制编码来，本揭露的实施例与传统系统相比可将SA修整逻辑面积减少约22而没有任何修整分输入106及第二输入110从第一编码系统转换到第二编码系统。第二级104可产生包括经转本揭露的实施例不限于一元码，且可利用其他编码系统(例如具有对称特性的其他编码系7值表200中包括行8到行15及列F到列9的块与真值表200中包括行0到行7及列7到列1的块相码的这种对称特性来简化编码系统100的实施逻辑。本揭露的实施例可使用其他对称编码[0026]图2B示出根据本揭露的一些实施例，在用编码系统100替换15:1一元编码器的情码器(4bitinput-to-15bitoutputgraycode-to-unarycodeencoder)。在这一实例为输出码204的列7到列1(对于行0到行7)或列9到列F(对于行8到行15)中对应的7个输出。第一级102然后可在第一级102(例如，包括7:1解码器)上的七个输出节点上产生包括经解[0028]第二级104可包括第二级输入端口，所述第二级输入端口可接收输入码202的第3与门114中的每一者可具有分别连接到7:1解码器(即，第一级102)的七个输出节点中的一第二级104可包括第二多个二输入端口与门116。第二多个二输入端口与门116中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码8的位1到位7(即输出码204的列1到列7)可分别对应于第一多个二输入端口与门114的输出，15位输出的位9到位15(即输出码204的列9到列F)可分别对应于第二多个二输入端口与门值，第一级102可将这些值解码为输出码204的列7到列1(对于行0到行7)或列9到列F(对于[0034]一旦第一级102在操作320中对输入码的第0位、第1位及第2位进行解码以创建第括第二级输入端口，所述第二级输入端口可接收输入码202的第3位作为第二输入110。因此，第二级104可将输入码202的列3的值作为输出码204的列8的值传递出去作为第二输出114中的每一者可具有分别连接到7:1解码器(即，第一级102)的七个输出节点中的一者的接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码202的第3位的第[0037]第二级104可基于第二输入110及第一输出108将第一输入106及第二输入110从第9分别对应于第一多个二输入端口与门114的输出，15位输出的位9到位15(即第二部分124)104产生包括经转换的第一输入106及经转换的第二输入110的第二输出112，方法300就可之间的寄生电容的漏电流可显著小于当最顶部的PMOS晶体管被接通时(图4B)的5B所示，与2门的待机电流可取决于输入。如果上部的N型金属氧化物半导体(N-type例还可交换逻辑门输入以支持默认修整码(即，优化以支持接近默认值(例如，8)的修整[0041]图6A及图6B示出例如交换逻辑门输入以减小在SA修整功能中使用的更常出现的[0042]本揭露的实施例可包括例如4位输入到15位输出格雷码到一元码编码器。本揭露门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接布置成减小用于在感测放大器(SA)修整功能中使用的更常出现的修整别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的门中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连分别对应于第一多个二输入端口与门的输出，15位输出的位9到位15分别对应于第二多个[0062]在一些实施例中，产生第二输出的第一部分包括对第3位的反相与第一输出进行[0063]在一些实施例中，产生第二输出的第二部分包括对第3位与第一输出进行逻辑与[0064]以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文