CN113345890B 半导体器件和用于制造半导体器件的方法 （台湾积体电路制造股份有限公司）

US2018175214A1,201US9525064B1,2016.12.20公开了在FET器件的源极/漏极(S/D)区域之间具有核-壳纳米结构化沟道区域的半导体器件米结构化壳区域和第二纳米结构化区域具有彼衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全环栅(GAA)结构。第一和第二S/D区域中的每个包括包裹每个第一纳米结构化区域的外延区域，并且GAA结2纳米结构化层的堆叠件，具有设置在所述衬底上的第漏极区域和所述第二源极/漏极区域中的每个包括包裹每个所述第一纳米结构化区域的外全环栅结构，设置在所述第一源极/漏极区域和所述第二源第一内部间隔件，设置在第一源极/漏极区域的外延子区域和所述全环栅结构的栅极第二内部间隔件，设置在第二源极/漏极区域的外延子区域和所述全环栅结构的栅极8.根据权利要求1所述的半导体器件，还包括设置在所述第一纳米结构化区域的侧壁3第一全环栅结构，设置在所述第一纳米结构化层的堆叠件上并构化壳区域和所述第二纳米结构化壳区域具第二全环栅结构，设置在所述第二纳米结构化层的堆叠件上并述第一纳米结构化层的堆叠件内的第一内部间隔件和第二内述第二纳米结构化层的堆叠件内的第三内部间隔件和第四内在衬底上形成具有第一纳米结构化区域和第二纳米结构化区域的纳米结构化层的堆外延生长包裹所述纳米结构化核区域的纳米结构化壳区域，其中生长包裹每个所述第一纳米结构化区域的第一外延区域和在所述第一外延区域和所述第二外延区域之间形成包裹每个所述纳米结构化壳区域沿着所述全环栅结构的栅极子区域的侧壁形4蚀刻所述第一半导体层和所述第二半导体层以形成第一纳米结构化层和第二纳米结蚀刻所述第二纳米结构化层以在相邻的所述第一纳米结构化5漏极区域和所述第二源极/漏极区域之间并且包裹每个所述纳米结构化构，设置在所述第一纳米结构化层的堆叠件上并且包裹每个所述第一纳米结构化壳区域；设置在所述第二纳米结构化层的堆叠件上并且包裹每个所述第二纳米结构化米结构化壳区域；生长包裹每个所述第一纳米结构化区域的第一外延区域和第二外延区全环栅(GAA)结构；以及沿着所述全环栅结构的栅极子区域的侧壁形成第一内部间隔件和6[0007]图1A和图1B至图1D分别示出了根据一些实施例的具有核-壳纳米结构的半导体器[0008]图1E和图1F至图1G分别示出了根据一些实施例的具有钝化层的半导体器件的等[0010]图3是根据一些实施例的用于制造具有核-壳纳米结构的半导体器件的方法的流[0011]图4A至图23A示出了根据一些实施例的具有内部和外部间隔件结构的半导体器件[0012]图4B至图23B、图9C至图23C和图9D至图23D示出了根据一些实施例的具有内部和外部间隔件结构的半导体器件在其制造工艺的各个阶件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。7语或措辞将由相关领域的技术人员根据本文的[0027]示例结构和方法在FET器件的源极/漏极(S/D)区域之间提供具有核-壳纳米结构这种诱导应变可以改进沟道区中的电荷载流子迁移率。该核-壳纳米结构可以进一步被配置为基于FET器件的导电类型来调节所述沟道区的能带隙和/或改变沟道区的表面的晶体本文描述的具有核-壳纳米结构的沟道区域可以将FET器件的开关速度和驱动电流增加例1A示出了根据一些实施例的半导体器件100的等距视图。图1B至图1D分别示出了根据一些8实施例的沿图1A的半导体器件100的线B-B、C-C和D-D的截面图。在一些实施例中，FET[0030]FET102A-102B可以分别包括鳍结构108A-108B、钝化层109A-109B、110A-110B、栅极结构112A-112B(也称为全环栅(GAA)结构112A-112B)、内部间隔件113A-可以由衬底106的光刻图案化和蚀刻来形成。第一半导体层120和第二半导体层122可以包半导体层122分别可以包括用于p型FET102A的SiGe、SiGeB、GeB、SiGeSnB或用于n型FET9[0033]每个第一半导体层120可以具有(i)由外延鳍区域110A和下面的内部和外部间隔件113A-114A(图1A和图1D)包裹的纳米结构化区域120A，以及(ii)由纳米结构化壳区域壳区域121B可以在FET102A的S/D区域126A之间形成核-壳纳米结构化沟道区域121。每个核-壳纳米结构化沟道区域121可以由栅极结构112A(图1部间隔件113B-114B(图1A和图1C)包裹的纳米结构化区域122A，以及(ii)由纳米结构化壳构化壳区域123B可以在FET102A的S/D区域126B之间形成核-壳纳米结构化沟道区域123。每个核-壳纳米结构化沟道区域123可以由栅极结构112B(图1[0035]纳米结构化核区域121A和123A可以位于相应的栅极结构112A-112B下面，并且可以分别通过修改第一纳米结构化区域120B和第二纳米结构化区域122B(在图1A至图1D中未类似于第一半导体层120和第二半导体层122[0036]纳米结构化壳区域121B和123B可以位于相应的栅极结构112A-112B下面，并且可是互补金属氧化物半导体(CMOS)器件，则纳米结构化壳区域121B可以包括用于n型FET102B的纳米结构化壳区域121B和123B都可以包括用于n型FET102A-102B的Si、SiAs、SiP、化壳区域121B和/或123B的半导体材料可以在它们的外延生长过程中不掺杂或可以原位掺[0037]纳米结构化壳区域121B和123B的材料和结构组成可以分别与纳米结构化核区域米结构化核区域121A和123A的半导体材料与纳米结构化壳区域121B和123B的半导体材料之间的晶格失配可以分别配置为增加核-壳纳米结构化沟道区域121和123中的电荷载流子以包括晶格常数分别大于纳米结构化核区域121A和123A的半导体材料的晶格常数的半导体材料，以分别在所得的核-壳纳米结构化沟道区121和123中诱导拉伸应变，这可以增加和/或102B，纳米结构化壳区域121B和123B可以包括晶格常数分别小于纳米结构化核区域121A和123A的半导体材料的晶格常数的半导体材料，以分别在所得的核-壳纳米结构化沟道区域121和123中诱导压缩应变，这可以增加核-壳纳米结构化沟道区域121和123中的空分别增加所得核-壳纳米结构化沟道区域121和123中的电荷载流子的表面迁移率，从而产移率可以更高，并且可以外延生长纳米结构化壳区域121B和123B以具有具有(111)晶体取H2宽度或直径)可以在约5nm至约50nm的范围内。H1/W1和H2/W2的比率可以分别在约0.2至约5和123之间的距离可以分别取决于栅极介电层128A-128B的厚度，并且可以在约5nm至约壳纳米结构化沟道区域121和123的垂直尺寸H1和H2可以分别等于或大于沿纳米结构化区域化沟道区域121和123的水平尺寸L1和L2可以分别等于或小于栅极结构112A-112B的栅极长[0042]参照图1A至图1B，钝化层109A-109B可以分别设置在纳米结构化区域120A和122AFET102B的形成期间去除了钝化层109B的一部分。钝化层109A-109B可以通过减少或消除这些结构上的悬空键引起的空位来改进鳍结构108A-108B的这些钝化层覆盖的表面的表面如钝化层109A-109B的钝化层的FET相比，减小或消除这些空位可以使FET102A-102B的驱其可以与悬空键结合以减少或消除鳍结构108A-108B的上述表面上的空位。钝化层109A-或外部间隔件113B-114B下方的纳米结构化区域122A。在一些实施例中，如图1E至图1G所在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同的材料或不同的材料。外延鳍区域110A-110B可以沿相应的纳米结构化区域120A和122A的侧壁分别具有约3nm至约6nm的范围的厚度。虽然在图1C至图1D中示出了外延鳍区域110A-110B的三角形截[0045]外延鳍区域110A-110B可以分别对于p型FET102A-102B是p型的，或者对于n型110A-110B可以相对于彼此为相反的掺杂类型。P型外延鳍区域110A-110B可以包括SiGe、工艺条件和/或Ge相对于Si的相对浓度而彼此不同。每个子区域可以具有彼此相似或不同约1x1021原子/cm3以及厚度在约1nm至约3nm之间。设置在第一n型子区域上的第二n型子区域可以具有具有SiP和掺杂剂浓度在约1×1020原子/cm3至约1×1022原子/cm3的范围的材料。设置在第二n型子区域上的第三n型子区域可以具有与第一n型子区域相似的材料组成[0048]外延鳍区域110A-110B以及它们下面的纳米结构化区域120A和122A可以分别形成[0050]栅极结构112A-112B可以分别包括栅极介电层128A-128B、栅极功函金属层130A-以使栅极介电层128A-128B和栅极功函层130A-130B分别包裹每个核-壳纳米结构化沟道区[0051]每个栅极介电层128A-128B的厚度可以在约1nm至约5nm的范围内，并且可以包括(i)氧化硅、氮化硅和/或氮氧化硅层，(ii)高-k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆[0052]栅极功函金属层130A-130B可以包括单个金属层或金属层的堆叠件。金属层的堆[0053]在一些实施例中，可以将栅极阻挡层(未示出)分别设置在栅极介电层128A-128B[0054]每个栅极金属填充层132A-132B可以包括单个金属层或金属层的堆叠件。金属层[0055]参照图1C至图1D，每个内部间隔件113A可以设置在外延区域110A的子区域110As和栅极结构112A的子区域112As之间，并且每个内部间隔件113B可以设置在外延区域110B的子区域110Bs和栅极结构112B的子区域112Bs之间。内部间隔件113A-113B中的每个均可子区域之间的电容耦合可以减小S/D区域126A-126B与栅极结构112A-112B之间的寄生电于内部间隔件113A-113B的低k介电材料中硅、氧、碳和氮的浓度可以取决于内部间隔件[0057]在一些实施例中，内部间隔件113A-一些实施例中，每个内部间隔件113A-113B可具有沿X轴的在约3nm至约15nm的范围内的水[0059]FET102A-102B可以通过使用其他结构部件并入集成电路中，该其他结构部(ILD)层118和浅沟槽隔离(STI)区域138。ESL116可以设置在外部间隔件114A-上以及外延区域110A-110B上。ESL116可以被配置为保护栅极结构112A-112B和/或S/D区域126A-126B。例如，可以在ILD层118和/或S/D接触结构(未示出)的形成期间提供这种保[0061]ILD层118可以设置在ESL116上，并且可以包括使用适合于可流动介电材料(例[0062]STI区域138可以被配置为在FET102A-102B与衬底106上的相邻FET(未示出)和/[0064]图2A至图2D示出了与图1B所示的核-壳纳米结构化沟道区域121和123不同的配置的沿图1A的线B-B的FET102A-102B的截面图。在一些实施例中，代替图1B中所示的FET102A-102B，半导体器件100可以具有如图2A至图2B所示的FET102A-102B，其中，在FET中所示的FET102A-102B，半导体器件100可FET102A具有核-壳纳米结构化沟道区域121，而FET102B具有以交替配置布置的纳米结构沟道区域123，而FET102A具有以交替配置布置的纳米结构化区域120B和122B的堆叠件的沟道区域。纳米结构化区域120B和122B的材料组成可以分别类似于第一半导体层120和第[0065]图3是根据一些实施例的用于制造半导体器件100的示例性方法300的流程图。为导体器件100在其制造的各个阶段的等距视图。图4B至图23B、图9C至图23C以及图9D至图至图23C以及图9D至图23D的与图1A至图1D中与图1A至图1D中的元件具有布置的第一半导体层120和第二半导体层122的堆叠件的鳍结构108A*-108B*(在图5A至图第一半导体层120*和第二半导体层122*。第一半导体层120*和第二半导体层122*沿Z轴可以具有在约5nm至约30nm范围内的相应的垂直尺寸H[0067]第一半导体层120*和第二半导体层122*中的每个可以在半导体层120*和第二半导体层122*可以包括与衬底106相似或不同的半导体材料。第一半导体层120*和第二半导体层122*可以包括(i)元素半导体，诸如硅或锗；(ii)化合物半导合。在一些实施例中，第一半导体层120*可以包括Si，并且第二半导体层122*可以包括[0068]第一半导体层120*和/或第二半导体层122*可以是未掺杂的或可以在其外延生长[0069]用于形成鳍结构108A*-108B*的工艺可以进一步包括通过形成在图4A的堆叠层包括例如使用热氧化工艺形成的氧化硅层和/或使用例如低压化学气相沉积(LPCVD)或等[0070]干蚀刻工艺可以包括使用具有以下各项的蚀刻剂：含氧气体、含氟气体(例如，CF462F233和/或C2F6234含溴功率下、在约5Torr至约50Torr的压力、在约25℃乙酸(CH3COOH)的溶液或它们的组合中蚀刻。[0072]如图所示，在蚀刻堆叠层108*之后，可以形成具有鳍基部119A-119B的鳍结构图5B所示。形成在鳍基部119A-119B上的第一半导体层120和第二半导体层122的堆叠件可以具有沿Z轴在约5nm至约30nm的范围内的相应的垂直尺寸H3和H4，以及沿Y方向在约5nH1/W1和H2/W2的比率可以分别彼此相种或多种前体气体以ALD或CVD工艺在图5A的结构上毯式沉积钝化层109。在毯式沉积工艺可以在约10托至约20大气压的压力下、在约100℃至约300℃的温度下执行约10秒至约120称为钝化层109A-109B。上沉积氮化物材料层(未示出)，(ii)在氮化物材料层上沉积氧化物材料的层(未示出)，机械抛光(CMP)氮化物和氧化物材料层以及退火的绝缘材料层，以及(vi)回蚀抛光的结构[0075]可以使用诸如ALD或CVD的用于沉积氧化物和氮化物材料的合适方法来沉积氮化[0076]在一些实施例中，可以通过使用可流动CVD(FCVD)工艺沉积可流动氧化硅来形成℃的范围内的温度下在蒸汽中对绝缘材料的沉积层进行退火约30分钟至约120分钟的范围艺之后可以是蚀刻工艺，以回蚀氮化物、氧化物和绝缘材料的层，以形成图7A的STI区域中，湿蚀刻工艺可以包括使用氨(NH3)和氢氟酸(HF)作为蚀刻剂和惰性气体，诸如Ar、氙在约10sccm至约100sccm的范围内。在一些实施例中，湿蚀刻工艺可以在约5mTorr至约100mTorr的压力和约50℃至约120℃的高温下实施。109B上，并且多晶硅结构112A*-112B*可以形成在相应的保护氧化物层740A-740B和STI区[0079]用于形成保护氧化物层740A-740B的工艺可以包括在图6A的结构上毯式沉积氧化的能量下和约300℃至约500℃的范围内毯式沉积之后可以是在氧气流下在约800℃至约1050℃的范围内的温度下的干退火工艺。蚀刻工艺可以不跟随退火工艺，并且可以在以下所描述的多晶硅结构112A*-112B*的形成[0080]在保护氧化物层740A-740B的氧化物材料的毯式沉积层的退火之后，可以是多晶多晶硅结构112A*-112B*的工艺可以包括在用于保护氧化物层740A-740B的氧化材料的退火层上毯式沉积多晶硅材料层，以及通过形成在多晶硅材料层上的图案化硬掩模层742A-且可以通过LPCVD或PECVD来形成氮化物层。硬掩模层742A-742B可以保护多晶硅结构和氮(N2)的气体混合物。第三多晶硅蚀刻步骤可使用具有HBr、O2、Cl2、N2和氩气(Ar)的气体混合物。第四多晶硅蚀刻步骤可以包括在约多晶硅材料一起，第四多晶硅蚀刻步骤可以去除用于保护氧化物层740A-740B的氧化物材料的退火的毯式沉积层的未被多晶硅结构112A*-112B*覆盖的部分。第一多晶硅蚀刻步骤三和第四多晶硅蚀刻步骤可用于蚀刻高高宽比间隔743内的毯式沉积的多晶硅材料层的不[0082]在一些实施例中，多晶硅结构112A*-112B*在鳍结构108A*-108B*的顶面上沿Z轴的垂直尺寸可以在约40nm至约60nm的范围内。多晶硅结构112A*-112B*的高宽比可以等于[0083]在形成多晶硅结构112A*-112B*之后，可以通过干或湿蚀刻工艺去除毯式沉积的氧化物层的未由多晶硅结构112A*-112B*覆盖的部分，如果它们在形成图7A至图7B的结构的第四多晶硅结构112A*-112B*期间没有被去除。图7A至图7B的结构具有分别设置在纳米结构化区域120B和122B(图7B)的堆叠件上的多晶硅结构112A*-112B*和保护氧化物层740A-740B，并且具有分别从多晶硅结构112A*-112B*的两侧沿X轴延伸出的纳米结构化区层740A-740B的存在允许在多晶硅结构112A*-112B*的形成期间从高高宽比间隔743(例如，如，外部间隔件114A-114B可以形成在多晶硅结构112A*-112B*的侧壁上以及钝化层109A-间隔件114A-114B的工艺可以包括通过CVD、PVD或ALD工艺以及随后的光刻和蚀刻工艺(例如，使用基于氯或氟的蚀刻剂的反应离子蚀刻或其他干蚀刻工艺)在图7A的结构上毯式沉隔件113A-113B和外延鳍区域110A-110B可以分别形成在鳍结构108A*-108B*(例如分别为图13D所描述的。图9A至图13D所示的工艺步骤描述了用于具有彼此不同的导电性的FET102A-102B的内部间隔件113A-113B的顺序形成和外延区域110A-110B的顺序形成。例[0087]用于形成FET102A的内部间隔件113A的工艺可以包括从纳米结构化区域120A和122A的堆叠件蚀刻外部间隔件114的沿X轴从多晶硅结构112A*的任一侧延伸出的部分。蚀率可在约1:1:1至约1:2:4的范围内。可以在约300V至约450V的高偏置电压下实施蚀刻工[0088]形成内部间隔件113A的工艺可以进一步包括在蚀刻外部间隔件114A之后从纳米化区域120A和122A可以分别包括不含任何实质量Ge和SiGe的Si(例如，分别没有Ge和SiGe)，并且纳米结构化区域122A的蚀刻可以包括使用对SiGe比对Si具有更高的蚀刻选择结构112A*下面的纳米结构化区域122B的侧壁上产生线性蚀刻轮廓122Bs1或弯曲蚀刻轮廓340中)中用栅极结构112A替换纳米结构化区域122B和多晶硅结构112A*期间，防止纳米结[0090]用于形成内部间隔件113A的工艺可以进一步包括在图10A的结构上毯式沉积低k电材料层期间可能形成的接缝来防止沉积在开口1048中的低k介电材料层内形成空隙。在毯式层沉积工艺的每个循环中的蚀刻工艺可以包括使用HF和NF3的气体混合物的干蚀刻工[0091]用于形成内部间隔件113A的工艺可以进一步包括蚀刻毯式沉积的低k介电材料者当纳米结构化区域122B的侧壁具有弯曲蚀刻轮廓122Bs2(图10D和图11D)时，界面113As分蚀刻工艺重复外延沉积/部分蚀刻工艺至少一次。在一些实施例中，当纳米结构化区域砷化氢(AsH3)和/或其他n型掺杂前体。刻胶层946，并且可以在FET102A上图案化另一光刻胶层1346(如图13B和图13D所示)以在120A和122A的堆叠件蚀刻外部间隔件114B的沿X轴从多晶硅结构112B*的任一侧延伸出的部间隔件114B的部分的工艺可以包括利用诸如CH4、O2和CH3F的蚀刻剂气体的干蚀刻工艺。晶硅结构112B*下面的纳米结构化区域120B的侧壁上产生线性蚀刻轮廓120Bs1或基本上三10D)可以分别由于纳米结构化区域120B和122B的不同材料的不同晶体结构和/或晶体取向[0097]用于蚀刻纳米结构化区域120A的工艺可以控制为使得开口1348至少在外部间隔件114B下方沿X轴延伸，并且纳米结构化区域120B的侧壁基本上与外部间隔件114B和多晶多晶硅结构112B*下方沿X轴延伸，从而使得纳米结构化区域120B的侧壁设置为距界面114Bs约1nm至约10nm。在外部间隔件114B或多晶硅结构112B*下方延伸开口1348可以在随后的工艺(例如，在操作340中)中用栅极结构112B替换纳米结构化区域120B和多晶硅结构隔件114B下方形成栅极结构112B。[0098]用于形成内部间隔件113B的工艺可以进一步包括在图13A的结构上毯式沉积低k类似于用于在形成内部间隔件113A的开口1048内沉积低k介电材料层的[0099]用于形成内部间隔件113B的工艺可以进一步包括蚀刻毯式沉积的低k介电材料使用HF和NF3的气体混合物的干蚀刻工艺。HF与当纳米结构化区域120B的侧壁具有三角形蚀刻轮廓120Bs2(图13C和图14C)时，界面113Bs所示的鳍基部119B上。在形成内部间隔件113B随后去除悬浮的纳米结构化区域122A之后，和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水则可以在不使用光刻胶层946和1346的情况下同时实施用于形成内部间隔件113A-113B的可以在位于多晶硅结构112A*-112B*下面的鳍结构108A*-108B*的区域中顺序地形成核-壳或它们的组合的材料形成。ESL116的形成可包括使用PECVD、次大气压化学气相沉积积(MLD)、等离子脉冲化学气相沉积(PICVD)或其他合适的沉积方法在图15A的结构上毯式[0105]用于ESL116的材料层的毯式沉积之后可以是用于ILD118的介电材料层的毯式积工艺之后可以是在约200℃至约700℃的温度下在蒸汽中对沉积的介电材料层热退火约30分钟至约120分钟的范围内的持续时间。如图16A所示，热退火之后可以是CMP工艺以使[0106]在CMP工艺之后，可以如图17B至图18B和图17D至图18D所示形成FET102的第一、第二、第三和/或第四多晶硅蚀刻步骤来蚀刻多晶硅结构112A*和保护氧化物层化区域122A的湿蚀刻工艺或干蚀刻工艺去除纳米结构化区域122B。由于纳米结构化区域混合物。由于湿蚀刻工艺，纳米结构化核区域121A可以形成为具有如图18B所示的矩形截℃的范围内的温度下以及在约10torr至约30torr的范围内的压力下将纳米结构化核区域蚀刻剂可以控制为使得不去除位于外延鳍区域110A下面的鳍区[0107]在湿蚀刻工艺以形成具有矩形截面的纳米结构化核区域121A(图18B)或热退火工域可以外延生长在具有矩形截面的纳米结构化核区域121A上(如图19B和图19D所示)或外延生长在具有圆形或椭圆形截面的纳米结构化核区域121A上(未示出)以形成核-壳纳米结气体以促进半导体材料选择性生长在纳米结构化核区域121A上，但不生长在图19A的结构退火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下和在约10torr至约30torr的范围内的压力下将纳米结构化壳区域121B退火约50秒至约90秒的范围内的时间[0109]在形成核-壳纳米结构化沟道区域121之后，可以形成FET102B的核-壳纳米结构构化区域122B以减小纳米结构化区域122B沿Z轴和/或Y轴的尺寸，该干蚀刻工艺对SiGe比SiGe比对Si具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。用于形成纳米结构化核区域123A的参数和蚀刻剂可以在一些实施例中，可以通过对图21A的结构实施热退火工艺来将纳米结构化核区域123A的的范围内的温度下以及在约10torr至约30torr的范围内的压力下将纳米结构化核区域构化核区域123A(图18B)或热退火工艺以形成具有圆形或椭圆形截面的纳米结构化核区域火工艺可以包括在氢气中在约600℃至约700℃的范围内的温度下和在约10torr至约30torr的范围内的压力下将纳米结构化壳区域123B退火约50秒至约90秒的范围内的时间段。在形成FET102B的核-壳纳米结构化沟道区域123之后，可以从开口1752去除掩模层[0115]用于功函金属层130A-130B的功函金属层可以包括于栅电极132的导电材料层可以包括[0117]本公开提供了用于改进FET器件(例如FET102A-102B)中的电荷载流子迁移率(例结构可以进一步被配置为基于FET器件的导电类型来调节沟道区域的能带隙和/或改变沟道区域的表面平面的晶体取向以改进沟道区域的电荷载流子迁移率。与没有这种核-壳纳米结构的FET器件相比，本文描述的具有核-壳纳米结构的沟道区域可以使FET器件的开关底上的第一和第二纳米结构化区域；以及包裹第二纳米结构化区域的纳米结构化壳区域。设置在衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全平面。在一些实施例中，所述第一晶体取向是(111)晶体取向，并且所述第二晶体取向是设置在第一源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之间；以及第二内部间隔件，设置在第二源极/漏极区域的外延子区域和所述全环栅结构的栅极子区域之一FET还包括包裹第二纳米结构化区域的第一纳米结构化壳区域。第一纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。第一FET还包括包裹每个第一纳米结构化区域的第一外延区域，以及设置在第一纳米结构化层的堆叠件上的第一全环栅(GAA)壳区域具有彼此不同的材料组成。第二FET进一步包括包裹每个第三纳米结构化区域的第二外延区域和设置在第二纳米结构化层的堆叠件上的第二GAA结构。第二外延区域的导电述第一纳米结构化层的堆叠件内的第一内部间隔件和第二内部间隔件。在一些实施例中，所述第二场效应晶体管还包括设置在所述第二纳米结构化层的堆叠件内的第三内部间隔[0124]本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也