FPGA 开发工程师考试试卷及答案

FPGA开发工程师考试试卷及答案填空题（每题1分，共10分）1.FPGA实现组合逻辑的核心单元是________。2.Xilinx低功耗FPGA主流系列是________。3.描述FPGA硬件的语言是________（Verilog/VHDL）。4.FPGA时序约束的常用文件格式是________。5.掉电后自动加载的FPGA配置方式是________（如SPIFlash）。6.FPGA内部时钟管理硬核是________（如PLL）。7.固化在FPGA内部的IP核称为________核。8.FPGA最常用的存储单元是________触发器。9.Xilinx最新开发工具是________。10.网表转物理布局的步骤是________。答案：1.查找表（LUT）；2.Artix-7；3.Verilog（或VHDL）；4.XDC；5.SPIFlash；6.PLL；7.硬；8.D；9.Vivado；10.布局布线单项选择题（每题2分，共20分）1.FPGA组合逻辑核心是？A.触发器B.LUTC.布线资源D.IO口答案：B2.属于Xilinx工具的是？A.QuartusIIB.VivadoC.ModelsimD.ISE答案：B3.不是硬件描述语言的是？A.VerilogB.VHDLC.CD.SystemVerilog答案：C4.时钟skew指？A.频率不稳定B.占空比异常C.寄存器间时钟延迟差D.幅度变化答案：C5.适合量产的FPGA配置方式是？A.JTAGB.SPIFlashC.下载线D.串口答案：B6.固化的IP核是？A.软核B.硬核C.固核D.自定义核答案：B7.FPGA寄存器主要作用是？A.组合逻辑B.存储数据C.驱动IOD.时钟管理答案：B8.XDC时序约束关键字是？A.create_clockB.assignC.alwaysD.module答案：A9.集成ARMCortex-A9的FPGA系列是？A.Artix-7B.Kintex-7C.Zynq-7000D.Spartan-6答案：C10.布局布线后生成的文件是？A.RTL代码B.网表C.比特流D.约束文件答案：C多项选择题（每题2分，共20分）1.FPGA基本组成包括？A.LUTB.触发器C.布线资源D.IO接口答案：ABCD2.Verilog定义模块的关键字是？A.moduleB.endmoduleC.entityD.architecture答案：AB3.FPGA时序约束类型包括？A.时钟约束B.IO约束C.时序例外D.功耗约束答案：ABC4.FPGA配置方式有？A.JTAGB.SPIFlashC.ActiveSerialD.USB答案：ABC5.使用IP核的优势是？A.缩短周期B.提高可靠性C.降低成本D.增加复杂度答案：ABC6.FPGA设计流程包括？A.需求分析B.RTL设计C.综合实现D.配置下载答案：ABCD7.FPGA时钟管理资源是？A.PLLB.DCMC.MMCMD.ADC答案：ABC8.Verilog端口类型有？A.inputB.outputC.inoutD.reg答案：ABC9.FPGA相对ASIC的优势是？A.可编程B.周期短C.小批量成本低D.性能更高答案：ABC10.布局布线考虑因素是？A.时序收敛B.面积优化C.功耗控制D.代码风格答案：ABC判断题（每题2分，共20分）1.FPGA属于ASIC。（×）2.LUT是组合逻辑核心。（√）3.Verilog是软件语言。（×）4.时序约束是必须的。（√）5.Vivado支持Zynq系列。（√）6.FPGA掉电数据丢失。（√）7.IP核只能自己开发。（×）8.时钟skew是寄存器间延迟差。（√）9.布局布线在综合前。（×）10.D触发器存1位数据。（√）简答题（每题5分，共20分）1.简述FPGA设计基本流程答案：流程包括：①需求分析（明确功能/性能）；②RTL设计（Verilog/VHDL编写逻辑）；③功能仿真（Modelsim验证逻辑）；④综合（Vivado转网表）；⑤时序约束（XDC约束时钟/IO）；⑥布局布线（映射物理资源）；⑦时序验证（检查延迟是否达标）；⑧配置下载（比特流烧写到FPGA）。2.什么是时序约束？为何需要？答案：时序约束是对时钟、IO、路径延迟的限制（如时钟周期、建立时间）。需约束的原因：①FPGA资源有限，无约束时工具可能优先优化面积而非时序；②约束指导工具保证电路在目标频率下稳定工作，避免亚稳态、数据错误；③确保布局布线后路径延迟满足设计要求。3.LUT和触发器的作用？答案：①LUT：预存真值表，输入地址对应输出，实现任意组合逻辑（如与或非）；②触发器：D触发器为主，存储1位数据，实现时序逻辑（如寄存器、计数器），保证数据在时钟沿正确传输，配合LUT构成完整数字电路。4.FPGA与ASIC的区别？答案：①可编程性：FPGA可多次修改，ASIC流片后无法改；②周期：FPGA数周，ASIC数月；③成本：小批量FPGA低，大批量ASIC低；④性能：ASIC定制化性能更高；⑤适用场景：FPGA适合原型/小批量，ASIC适合量产。讨论题（每题5分，共10分）1.如何减少FPGA时钟skew？答案：①用PLL/MMCM分频倍频，减少外部时钟延迟差；②优化时钟树布局，用BUFG缓冲高扇出时钟；③避免跨时钟域，必须时加双触发器同步；④约束时钟skew（set_max_skew）；⑤将同一时钟域寄存器靠近时钟源，减少布线延迟；⑥减少时钟扇出，拆分高扇出时钟。2.如何选择XilinxFPGA系列？答案：①性能需求：高速处理选Kintex-7/Virtex-7，低功耗选Artix-