模拟集成电路设计（第2版）课件 魏廷存 第1-5章 绪论、CMOS元器件及其模型-高性能运算放大器

1微电子科学与工程专业—本科生课程模拟集成电路设计DesignofAnalogintegratedCircuits21.1集成电路设计概述1.2模拟集成电路的功能及应用领域1.3模拟集成电路的设计流程1.4SPICE仿真简介第1章

绪论3

1.1集成电路设计概述1.集成电路设计分工及人才需求2.模拟及混合信号集成电路的制造工艺第1章

绪论4第1章

绪论集成电路也称为芯片（Chip），它处理或加工两类信号，一类是时间和幅值均离散的数字信号，另一类是时间和幅值均连续的模拟信号。根据所处理信号的类型不同，集成电路分为数字集成电路和模拟集成电路，前者处理数字信号，而后者则处理模拟信号。随着半导体加工工艺的不断微细化，集成电路从最初的数字或模拟专用集成电路（ApplicationSpecificIntegratedCircuit，ASIC）发展到目前的系统芯片（SystemonChip，SoC）以及超大规模数模混合信号集成电路（Mixed-SignalIC）。5

芯片设计、加工、测试、封装流程CP:ChipProbing，中测ICDesignFullmask(工程批)Shuttle(MPW)电路设计版图设计数字电路ICPackageICfinaltest最终用户WaferproductionICwafertest(CP)Interface模拟电路ICproduction,testandpackageSystemdesignRTLdesignLogicsynthesisLayoutdesignMaskproduction6

1.集成电路设计分工及人才需求优秀的IC设计工程师应具备的设计经验：数字电路：自动综合（3年以上~）模拟电路：人工设计（5年以上~）射频电路：人工设计（10年以上~

）混合电路：人工设计（10年以上~

）版图设计：人工设计与自动综合（3年以上~）电路类型：数字电路→模拟电路→射频(混合信号)电路设计人才：较多→较少→稀缺数字电路设计模拟电路设计射频或混合信号集成电路设计7

1.集成电路设计分工及人才需求数字IC设计：需要扎实的数字电路基础和一定的模拟IC基础，较强的编程能力，要熟悉数字IC设计流程和各种EDA工具的使用，熟悉接口、协议、算法（优化）、体系结构等。模拟IC设计：需要非常扎实的模拟IC基础，对集成电路工艺非常了解。射频IC（RFIC）设计：需要掌握非常扎实的模拟IC基础以及高频电路理论知识，对集成电路工艺非常了解。与模拟电路IC设计非常类似，只是频率高，需要考虑阻抗匹配（分布参数）和低噪声等特性。混合IC设计：需具备数字IC、模拟IC甚至RFIC的设计能力，需要熟悉混合信号仿真（含行为级建模），考虑消除噪声隔离和电源分离等。版图设计：需要熟悉集成电路工艺、设计规则（编写工艺检查文件）、ESD保护、芯片电源规划/布局规划、芯片可靠性和良品率提高等。8

1.集成电路设计分工及人才需求工程师的眼光—快速而直觉地理解一个复杂电路的工作原理；数学家的智慧—量化电路中的各种主要物理效应，估算重要参数；艺术家的灵感—发明新的电路结构和体系结构。实践出真知—尽可能多亲自参与项目设计，积累设计和流片经验。思考和创新—借助EDA工具的电路仿真只能代替人脑计算（快速而准确地验证电路性能），但不能代替设计者思考（为了提高电路性能或满足设计要求，如何设计新的电路结构？如何调整元器件参数？）。

模拟电路设计工程师应具备的素质:“纸上得来终觉浅，绝知此事要躬行”！9

1.集成电路设计分工及人才需求由于数字电路具有设计灵活、容差特性好等优点，目前的发展趋势是，各种电路和功能模块尽可能用数字电路实现（例如，数字辅助模拟设计），但是模拟电路永远也不能缺少，其原因为：现实世界的物理量和人类能够感知的信息（声音和图像）都是模拟量，因此需要模拟↔数字转换和接口电路；随着数字电路的工作频率不断提高（或者数字信号的上升/下降沿变陡），数字电路的设计也需要遵循模拟电路（甚至射频电路）的设计思想。模拟电路通常不需要利用最先进的工艺制造，具有成本优势，可与数字电路实现异质集成（利用3D/2.5D等微系统异质集成技术）。10

2.模拟及混合信号集成电路的制造工艺CMOS:功耗小，输入阻抗高，制造成本低，集成度高（摩尔定律），易于和数字电路集成在一起。但跨导较小，高频特性和噪声特性较差，驱动电流小（毫安级）。是目前数字集成电路和混合信号集成电路的主流工艺。Bipolar（BJT）:跨导（β值）大（电压增益高），具有优异的高频特性和动作速度以及低噪声优势，驱动电流大（安培级）。但集成度低，功耗较大。目前以互补双极工艺（ComplementaryBipolar，CB）为主，特别适用于高性能模拟集成电路（低噪声运放、LDO等）。BiCMOS:Bipolar-CMOS，有效的利用了BJT和CMOS各自的优点，特别适用于高性能模拟集成电路和电源电路，但制造成本高。一、硅基半导体（元素半导体）材料和器件11

2.模拟及混合信号集成电路的制造工艺BCD:Bipolar-CMOS-DMOS(Double-diffusedMOSFET)，双极—互补金属氧化物半导体—双重扩散金属氧化物半导体。它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点。更为重要的是它集成了DMOS功率器件，由于DMOS导通电阻小、击穿电压高（耐压高），因而可以在开关模式下工作，功耗小。适应于电源和驱动电路（例如LED驱动）。但制造成本高。一、硅基半导体（元素半导体）材料和器件12

2.模拟及混合信号集成电路的制造工艺化合物半导体：区别于硅(Si)和锗(Ge)等传统的单质（元素）半导体材料，化合物半导体材料包括：砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、碳化硅(SiC)、氧化锌(ZnO)等。相对于第一代(Si/Ge)和第二代(GaAs/InP)半导体，第三代(GaN氮化镓/SiC碳化硅/ZnO氧化锌)半导体材料具有禁带宽度大、电子迁移率高、电子漂移饱和速度高、介电常数小等优点，非常适合于制作高速、高频、大功率、耐高温、耐高压和抗辐射的半导体器件，在微波和射频通信、电力电子、光电转换（半导体照明）、抗辐射集成电路等领域具有广泛用途。目前的主要问题是制造成本高。二、化合物半导体材料和器件13

2.模拟及混合信号集成电路的制造工艺化合物半导体材料和器件功率半导体器件硅基器件：MOSFET，IGBT化合物半导体器件：SiC，GaN141.2

模拟集成电路的功能及应用领域第1章绪论模拟电路的主要应用：信号处理链（信号链）和电源管理链（电源链）15

1.电源管理电路、驱动电路（电源链）ThesystemstructureofaportabledeviceThedigitalcircuitsswitchthevoltageleveluptosupplyvoltageanddowntothegroundwithhighnoiseimmunity,buttheanalogcircuitsarenoise-sensitive,sotheyhavedifferentrequirementsforpowersupply.16

1.电源管理电路、驱动电路（电源链）

随着半导体加工工艺的微细化以及数模混合信号SoC芯片或电子系统的功能和规模不断扩大，要求电源管理电路更加数字化、智能化和高能效。在SoC芯片中，图中的芯片为单元模块电路。171.电源管理电路、驱动电路（电源链）手机用单片集成TFT-LCDDriverIC中的电压需求关系。18

1.电源管理电路、驱动电路（电源链）DC-DCConverter开关电容电荷泵(Charge-pump):升压/降压/反压—Onchippower开关稳压电源(Switchingregulator):升压/降压/反压—Onboardpower低压差线性稳压电源(LDO:LowDropoutlinearvoltageregulator):降压—Onchip/boardpower电源动态管理电路(瞬时关闭电源、低电压/负荷监测、电源软启动等)基准电压产生电路(Referencevoltagegenerator)能量采集和转换电路（太阳能/光能、机械能、热能、射频能）平板显示器驱动电路(LCD，OLED，LED等)机械部件的控制驱动电路(motor，磁盘，CD，DVD，Speaker等)发展趋势:On-chip实现，提高转换效率和功率密度，数字化（数字电源）。19DC-DC直流稳压电源的分类及应用场合LDR/LDO:LowdropoutregulatorSWR:SwitchingregulatorLDR/LDOpossesstheadvantagesoflownoiseandfastresponse,butsufferlowefficiencyoncethereislargedropoutvoltagebetweeninputandoutputvoltage.SWR,whichincludetheinductor-basedandcapacitor-based（电荷泵）converters,havehighconversionefficiencyoverawidevoltagerangeatthecostofoutputvoltageripple.Besides,theswitchingripplewillbecoupledorfedintothecircuitssoastoinfluencetheaccuracyandqualityofsignals.微弱环境能量采集自供电技术（电源链）20应用于物联网的微弱环境能量采集自供电系统的结构212.3我们团队的最新研究成果AC压电能量采集自供电系统

微弱环境压电能量采集自供电系统利用压电材料将机械转换为电能：

压电材料：能量密度大，结构简单，大小和形状可任意改变机械能：形式多种多样：振动/冲击/旋转，连续/非连续微弱环境能量采集自供电技术22

2.模拟/数字接口电路（信号链）声音、图像等自然界的物理信号（均为模拟量）处理接口—ADC（Analog-to-digitalconverter）、DAC（Digital-to-analogconverter）典型的信号处理系统框图

在数字领域进行信号处理比模拟领域更灵活和高效23

2.模拟/数字接口电路在数字领域进行信号处理的优点:数字信号对噪声不敏感容易实现各种复杂的算法处理，功能强大系统灵活性强（系统可编程、可重构）数字电路可进行自动设计和测试，设计和验证周期短（FPGA）随着制造工艺微细化，数字电路的工作电压减小、集成度和处理速度均提高（摩尔定律），面积和功耗相应减小。DAC电路的应用（人类只能感知模拟量）：语音信号处理系统：声音→A/D→DSP→D/A→声音液晶等图像显示驱动系统：数字图像信号→显示用驱动模拟信号其它（例如，步进电机的驱动信号）24

2.模拟/数字接口电路PCB上芯片之间的高速信号接口电路小振幅差动信号：RSDS/LVDS/PPDS接口等。接口电路主要由高速电压比较器构成。优点（由于信号摆幅减小）:

显著提高信号的传输速度显著减小功率损耗以及EMI噪声

RSDS:ReducedSwingDifferentialSignaling

LVDS:LowVoltageDifferentialSignaling

PPDS:PointtoPointDifferentialSignaling25

2.模拟/数字接口电路计算机与外围设备及多媒体的高速信号接口USB接口(UniversalSerialBus)Ver.1.1:LS:1.5Mbits/s,FS:12Mbits/sVer.2.0:HS:480Mbits/s（2000年）

Ver.3.0:SS(SuperSpeed):5.0

Gbits/s（2008年）IEEE1394(FireWire火线/Apple，i-Link/Sony，多媒体数据传送串行接口，3.2Gbits/s)

模拟/数字接口电路的发展趋势:

与数字IC混载、低功耗、高频高速化、高精度26

3.时钟信号产生电路（信号链）电容充放电型振荡器：数百KHz~数MHz振荡频率，主要用于产生本地时钟工作信号。

•RingOscillator(环形振荡器)

•RC振荡器

•Windowcomparatoroscillator(窗口比较式振荡器)LC振荡器：主要用于RF电路，片上集成平面螺旋电感。

压控振荡器(VCO)：主要用于PLL以及RF电路PLL(Phase-LockedLoop)：锁相环，可产生~数GHz频率（输出信号频率高于输入信号频率），作为系统时钟信号(CPU/DSP/FPGA)，本振信号(RF混频器，调制/解调器)。DLL（Delay-LockedLoop）：延迟锁相环，输出与输入信号同一频率、但输出具有不同延时的多个时钟信号，用于TDC、ADC、高速采样电路等。发展趋势：高精度（低jitter）、高频化、全数字化、工艺微细化27

PLL的组成PhaseDetectorCharge-PumpLoopfilterVCODivider(N)基准信号(fr)反馈信号(fp)输出信号(f0=N×fr)UpDownLPFVcVoltageControlledOscillator（晶振：高精度）负反馈系统，具有稳定输出信号频率的功能。需要考虑系统的稳定性（相位裕度）。28

DLL的组成LPF

DLL中的负反馈使得通过延迟线路的总延迟等于一个输入信号周期。因为各延迟单元理论上是完全对称的，所以相当于一个输入信号周期被等分为N个等相位“包”，这里N表示延迟线路上延迟单元的数量。29

4.RF（射频）电路（信号链）

频率范围:300MHz~数GHz，主要用于:移动通信—手机，平板电脑，移动电视，移动互联网等无线数据通信—Bluetooth(蓝牙)，Wi-Fi，无线LAN，GPS，汽车雷达，高速公路自动收费系统(ITS)，RFID，军事通信、卫星电视/导航等。光通信、光互连（云计算，大数据中心）—高速光接收器/发送器主要电路和器件:LowNoiseAMP(LNA：低噪声放大器)PowerAMP(PA：功率放大器)Mixer(混频器)调制/解调器，BPF，压控振荡器(VCO)，无源元件(平面螺旋电感，电阻，电容等)。

发展趋势:SiGe(锗硅)、GaAs(砷化镓)三极管工艺→RFCMOS工艺(高速，低成本，低功耗，与基带电路加工工艺兼容)（RF+基带）/模拟/CPU/GPU/电源管理/混载单片集成(混合信号SoC芯片)30应用于手机的RF电路/基带芯片/SoC芯片AGC:AutomaticGainControlAMP对应具体移动通信协议：例如，GSM、CDMA、WCDMA、LTE，等RF电路：RF信号的收发基带芯片=RF电路+基带电路SoC31

光接收器电路TheopticalreceiverICwithachannelspeedof25Gb/s,comprisesatwo-stagefront-end(TSFE),cascadingatransimpedanceamplifier(TIA)andanequalizer,followedbyafive-stagelimitingamplifier(LA)andabuffer.在大数据和云计算中心，需要大量光纤实现数据通信。32

5.放大器和有源滤波电路（信号链）放大器:

高性能前置放大器（用于各种微弱信号检测或读出电路），放大微弱信号到足够电平供后续电路处理（例如用于探测器、光接收器、RF电路等）。有源滤波电路:抑制信号频带外的成份或噪声小于100KHzRCfilter：OPAMP+R/C，RC有源滤波器SCfilter：OPAMP+MOS管+C，Switched-Capacitorfilter(SCF)，开关电容滤波器大于100KHzGm-Cfilter：OTA-Capacitorfilter，OTA:OperationalTransconductanceAMPMHz~射频范围:

声表面波滤波器（SAWfilter:SurfaceAcousticWavefilter）

33

探测器/传感器前端微弱信号读出电路(Front-endreadoutelectronicsfordetector/sensor）CSA:ChargeSenseAmp

Preamp+Shaper结构实现低噪声读出34

探测器前端微弱信号读出电路(Front-endreadoutchipforbiomedicalimagingsystem）发展趋势：全数字化前端读出，采用高速ADC采样和记录探测器的输出电压波形，然后通过曲线拟合技术，求出输出信号波形的峰值以及其它信息（上升/下降沿的速率）。35

6.光电成像及传感器电路（信号链）CMOSImageSensor（CIS）已经取代CCD，应用于手机、数码相机及数码摄像机等。其发展趋势是用CMOS工艺实现同时具有图像处理功能的成像单元电路，3-D成像（人脸识别）。另外，也可用于从可见光到红外以及X-/γ-射线等高能粒子检测和成像。加速度、压力、温度、生物等传感器（物联网/车联网/体域网）具有微型化、集成化、多功能、智能化等特点。加速度传感器：等效电容变化（可变电容器）压力传感器：压阻效应（压敏电阻）温度传感器：电阻率随温度变化效应电容触摸屏：寄生电容变化微机电系统（MEMS:MicroElectro-MechanicalSystems）微传感器、微执行器以及微电子器件和电路的集成。36

应用于物联网的智能传感器智能传感器作为物联网的核心元器件智能传感器、无线网路和云计算构成物联网的三大核心技术。物联网的5个关键环节：数据采集、计量、智能理解（边缘计算）、数据传输和云端分析。其中前三个环节在物联网节点内完成，尤其是数据的智能理解和处理放在本地可以实现实时处理，从被动响应变成主动响应。而把全部数据传输到云端去分析，既消耗了网络带宽又会产生延时，同时传送很多数据也导致大量功耗。37用于手机的电容触摸屏触控芯片菱形（Diamond）触控传感器

无触摸位置的电场结构有触摸位置的电场结构电容触摸屏的结构及应用系统38用于手机的电容触摸屏触控芯片Circuitandlayoutdesignofone-chiptouchsensorcontrollerIC智能触控芯片（内含MCU，flashmemory）Flashmemory39

7.半导体存储器电路（信号链）只读存储器（Read-Only-Memory，ROM）：EEPROM，Flashmemory(floatinggateCMOS)。主要用于各种移动存储器，例如:PCcard,Smartmedia,multimediacard,MemoryStick(Sony)等。随机存储器（Random-Access-Memory，RAM）SRAM（静态随机存储器，不需刷新）DRAM（动态随机存储器，需刷新）发展趋势:大容量、高密度（CMOS工艺微细化，3-D集成，采用多值化技术）低功耗（低电压驱动）高速化新型随机存储器：阻变存储器（RRAM），相变存储器（PCM），铁电存储器（FRAM），磁存储器（MRAM）等。40

7.半导体存储器电路41Theapplicationsofanalogandmixed-signalVLSIinsystem模拟电路的主要应用：信号链和电源链42

CMOS模拟与数字集成电路的比较

芯片特性

模拟集成电路

数字集成电路可重复性（再现性）差（特性随温度、工艺及电源电压等变化）好（容差特性好,High：>0.7VDD,Low：<0.3VDD）电路规模（CMOS元器件数，或占用芯片面积）小大（对于实现同一功能，数字电路比模拟电路用更多的CMOS器件）工作频率范围DC~数百MHz~数GHz配线的寄生效应限制了高频应用（高频时应考虑配线的分布参数的影响）输出或消耗功率小~大（例如电机的高速驱动）小（只有动态充放电电流，静态时几乎不消耗电流）产品开发周期长（可重用标准模块电路少，绝大部分为人工设计）短（标准单元库，IP核，参数调整容易，功能追加或修改简单）抗干扰能力弱（电压或电流幅度信息，受寄生效应、衬底噪声、串扰信号等的影响）强（可通过波形整形电路恢复原波形）431.3

模拟集成电路的设计流程第1章绪论44模拟集成电路的设计流程CMOS工艺确定(芯片代加工厂)标准模块数据库设计技术指标确定电路图设计(Composer/Cadence)

电路特性验证

(Hspice/Spectre)(input.sp,netlist,model)满足设计技术指标？电路修正NOYESSpicenetlistCMOS元器件模型model45版图设计(Virtuoso/Cadence)版图验证(DRC/LVS)(Dracula/Calibre)OK?版图修正布线的寄生负荷(R,C)抽出(LPE:Star-RC)NOYESDesignRule46电路特性后仿真(考虑布线的寄生效应)(Hspice/Hsim/Nanosim/UltraSim)特性满足设计技术指标？Tape-out(GDSII)芯片加工，封装测试评价(芯片代加工厂)YESNO电路修正471.4SPICE仿真简介第1章绪论48RSDS接口电路（电压比较器）模拟集成电路设计实例49Hspice仿真需要的文件Netlist:描述电路的拓扑结构和元器件尺寸参数Model:由制造工艺所决定的元器件特性模型，其精度决定了仿真特性与芯片实际特性的差别输入文件(×××.sp):仿真条件：电源电压，输入激励，温度，仿真工具Option选择，model选择等仿真内容：DC，AC，Transient，噪声等输出和测量内容：电压，电流，动态特性等50Netlist(exportfileofcomposer)*.SUBCKTCOMVINPVINNVDBIASVDD1VDRSVSSVOUTMP1V3V3VDRSVDRSPCHL=200E-9W=1E-6M=6.0MP2V2V2VDRSVDRSPCHL=500E-9W=2E-6M=8.0MP3V4V2VDRSVDRSPCHL=500E-9W=4E-9M=7.0MP5V6V5VDRSVDRSPCHL=650E-9W=5E-7M=5.0MP6V7V6VDRSVDRSPCHL=750E-9W=5E-5M=4.0MP8V9NET38VDD1VDD1PCHL=650E-9W=3E-5M=1.0MP9NET38V9VDD1VDD1PCHL=750E-9W=3E-4M=1.0MPANET0248V9VDD1VDD1PCHL=350E-9W=5E-6M=6.0MN2V2VINPV1VSSNCHL=400E-9W=5E-6M=4.0MN00VSSVDBIASVSSVSSNCHL=800E-9W=16E-6M=8.0MN3V4V4VSSVSSNCHL=1E-6W=1.5E-6M=1.0MN5V6V5VSSVSSNCHL=350E-9W=1.5E-4M=1.0MN6V7V6VSSVSSNCHL=350E-9W=1.5E-5M=2.0MN7V8V7VSSVSSNCHL=350E-9W=1.5E-3M=1.0MN8V9V8VSSVSSNCHL=350E-9W=3E-7M=2.0MNANET0248V9VSSVSSNCHL=350E-9W=3E-8M=1.0MN1V3VINNV1VSSNCHL=400E-9W=5E-3M=4.0MN0V1VDBIASVSSVSSNCHL=800E-9W=16E-6M=4.0*.ENDSCOM51

ModelforHspiceSimulationBSIM1~4（2020年推出的最新版本BSIM4.8.2，该模型中大约包含350个参数）

BSIM(BerkeleyShort-channelIGFETModel

)

IGFET:

Insulated-GateFieldEffectTransistorBSIM模型中的参数数目不断增多NumberofparametersYear52

ModelforHspiceSimulationCornermodels:TT,SS,FF,SF,FS（工艺误差）Binmodels:

不同的W/L尺寸范围→不同的模型参数

→最大限度地提高仿真模型的精度

例：lib'/eport/home/analog/model/mm0355v_mv.l'TTlib'/eport/home/analog/model/mm0355v_mv.l'SSlib'/eport/home/analog/model/mm0355v_mv.l'FF53

CMOS模拟集成电路中使用的元器件NMOS/PMOS（不同电压等级，例：1.8V/5V/±16V）Bipolar(P+/NW/PSUB,N+/PW/NSUB,verticalbipolartransistor)Diode(P+/NW,N+/PW&NW/PSUB)Capacitor(twolayersofpolysilicon,CMOSgatecapacitor,MIMcapacitor)Resistor(Polysilicon,welltransistor,diffusedorion-implantedregions)54Hspice仿真时的输入文件(comp.sp)*COMPARATORInput/OutputSIM*------------------------------------------.protect.lib'/eport/home/analog/model/mm0355v_mv.l'TT*.lib'/export/home/analog/model/mm0355v_mv.l'SS*.lib'/export/home/analog/model/mm0355v_mv.l'FF.lib'/export/home/analog/model/mm0355v_mv.l'BIP.unprotect*-------------------------------------------------*Netlist.include'/export/home/analog/simulation/COM/hspiceS/schematic/netlist/'*---------------------------------------------------*.paramvdd1_val=4.2V*best.paramvdd1_val=3.0V*typical*.paramvdd1_val=2.1V*worst.paramvdd2='vdd1_val/2.0'*-------------------------------------------------.paramvcmx=1.1.paramvdifh=200m.paramvdifl=200m*-----------------------------------------------.temp=27*typical*.temp=125*worst*.temp=-40*best*-------------------------------------------------.GLOBALgndvdd1vddvss*--------------------------------------------*PANAOPTIONS.OPTIONSprobe.OPTIONSingold=2post=1limpts=30000method=gear.OPTIONSlvltim=2imax=20gmindc=1.0e-11tnom=25*-------------------------------------------55vvdd1VDD10vdd1_valvvdrsVDRS02。1vvssVSS00**----------------------------------------------------------------------------*tr=tf=2nsVVINPVINP0PULSE('vcmx-0.5*vdifl''vcmx+0.5*vdifh'30n2n2n8n20n)*f=50MHzVVINNVINN0PULSE('vcmx+0.5*vdifh''vcmx-0.5*vdifl'30n2n2n8n20n)*----------------------------------------------------------------------------vvdbiasVDBIAS01.2v*-------------------------------------------------------------------.op.tran0.1n120n*-------------------------------------------------------------------*CLK.probetranv(VINP)v(VINN)v(VDRS).probetranv(V1)v(V2)v(V3)v(V4)v(VOUT).probetranil(mmn0).probetranv(VDBIAS)*-------------------------------------------------------------------------------------.measuretrantdrtrigv(VINP)val='(vcmx-vdifl)+(vdifh+vdifl)*0.5'rise=3+targv(VOUT)val=vdd2td=20nsrise=3.measuretrantdftrigv(VINP)val='(vcmx-vdifl)+(vdifh+vdifl)*0.5'fall=3+targv(VOUT)val=vdd2td=20nsfall=3*---------------------------------------------------------------------------------------.alter.lib'/export/home/analog/model/mm0355v_mv.l'SF.alter.lib'/export/home/analog/model/mm0355v_mv.l'FS*-----------------------------------------------------.end56

Hspice仿真内容DC解析：电源电压，负载电流及温度等变化时的电路特性。AC解析：AMP的增益和相位的频率特性，

直流增益和相位裕度

(phasemargin)Transient(动态)解析：

•上升/下降沿时间

(10~90%)

•上升速率

(slewrate,v/μs)

•安定时间

(settlingtime)

•

时延

(delaytimes)

•频率与占空比(duty)57

Hspice仿真内容特性的误差范围解析：工艺、电源电压以及温度的变化（PVT：Process,VoltageandTemperature）电源电压（V）model温度（℃）Best3.3FF-40Typical3.0TT27Worst2.7SS125以上是从数字电路的动作速度看，Best：最快；Typical：典型值；Worst：最慢。对于模拟电路，需要采用更多的组合（电源电压3×工艺3×温度3=27种组合）进行仿真验证（甚至还要做蒙特卡洛仿真）。58

Hspice的仿真结果

电压比较器的输入-输出波形

（VDRS=2.1V，VDD1=3.0V）t(ns)59第2章CMOS元器件及其模型602.1CMOS(NMOS/PMOS)2.2双极型晶体管（与CMOS工艺兼容）2.3二极管2.4电阻（无源电阻）2.5电容2.6低压/中压/高压混合电压工艺第2章CMOS元器件及其模型612.1CMOS(NMOS/PMOS)

CMOS：ComplementaryMetal-OxideSemiconductor

互补金属-氧化物半导体622.1.1CMOS的基本结构（NMOS）NMOS模拟电路（四端器件）数字电路（三端器件，衬底默认接地）63

CMOS的基本结构（PMOS）PMOS模拟电路（四端器件）数字电路（三端器件，衬底默认接VDD）64

CMOS的特点Gate-Source间无直流电流通路，功耗低，输入电阻高，这是CMOS与Bipolar的主要区别（CMOS是压控器件，且只有一种载流子参与导电，Bipolar是电流控制器件，且同时有两种载流子参与导电）；NMOS的衬底接电路中最低电位，通常PMOS的衬底接电路中最高电位，以保证所有源区/漏区与衬底间的pn结被反偏，防止产生流入衬底（Bulk/Substrate）的漏电流；CMOS的所有导电机能均发生在栅氧化层的下面（衬底表面）区域；Drain与Source在物理构造上无区别，完全对称。但为了电路设计上的方便，通常把提供载流子的一端称为源极(Source)，而把收集载流子的一端称为漏极(Drain)。NMOS中连接低电压的端子为源极（载流子为电子），PMOS中连接高电压的端子为源极（载流子为空穴）。65

2.1.1CMOS的基本结构（续）NMOS与PMOS制作在同一p型衬底上（n阱工艺）：所有的NMOS具有同一p型衬底，接电路中最低电位（通常接地）。PMOS处于各自独立的n-well中，n-well（即PMOS的衬底）可接任何正电位。在大多数电路中(例如数字电路)，n-well与最正的电源（VDD）相连接。Salicide（硅化物）用于减小D、G、S、B区的接触电阻。在衬底(B)端，Salicide与n+

或p+形成欧姆接触，以消除肖特基二极管效应（金属与轻掺杂的n或p型半导体直接接触时产生）。

66

肖特基二极管的形成原理金属与轻掺杂的n或p型半导体直接接触时产生肖特基二极管效应67

CMOS的详细构造FOX(field-oxide，场氧)，SiO2，用于电气上隔离CMOS器件（器件的四周均被FOX包围）。Contact（接触孔）DrainSourceGate

尽可能用多个Contact，以减小接触电阻，使电流均匀分布。另外对防止Latch-up也有好处。为了提高可靠性，多晶硅栅的Contact不放置在栅区域上面。68

沟道阻断注入阈值电压很大（场氧层较厚）的寄生NMOS进一步提高寄生NMOS的阈值电压（注入P+），防止导通69

CMOS的详细构造（续）

CMOS工艺发展方向（摩尔定律）：按比例逐渐减小Lmin（特征尺寸）与tox(tox≈Lmin/50)，其带来的好处是（主要针对数字电路）：减小了芯片面积（W也可按比例同时减小）随着tox减小，导通阈值电压Vth

将减小，可提高电路动作速度由于耐压降低，电源电压降低，导致充放电动态功耗减小在模拟电路中，当工艺确定后，可调整W/L获得所要求特性。CMOS工艺的特征尺寸与供电电压的关系70CMOS的版图设计PMOSNMOS71

CMOS的版图设计CMOS管的尺寸W和L由电路设计决定，源区和漏区的长度E由版图设计规则确定。为了提高其工作可靠性和制造良品率，多晶硅栅的接触孔不设置在栅极区域（导电沟道）的上面。72CMOS的详细构造NMOSPMOS73

CMOS的制造过程从轻掺杂的p型衬底（或p型外延层）材料出发P-substrate

CMOS工艺通常采用p型衬底的原因是：在系统应用中，p型衬底可以接地（0）电位。如采用n型衬底，则需接正电位（VDD）。用于制作衬底的单晶硅片的纯度在9N（99.9999999%）-11N(99.999999999%)左右74CMOS的制造过程n阱和p阱的形成，在n阱中制作PMOS，在p阱中制作NMOSn型注入和扩散p型注入和扩散75CMOS的制造过程场氧（SiO2）注入，以使管子或区域间实现电气隔离场氧（SiO2）76CMOS的制造过程

阈值电压调节注入：由p阱和n阱形成的NMOS和PMOS管的阈值电压分别约为0V和-1.2V，为此，需要给导电沟道（衬底表面）注入p型杂质，以提高NMOS的阈值电压，并降低PMOS的阈值电压（绝对值）。注入p型杂质77CMOS的制造过程在导电沟道的上面形成薄的栅氧化层（SiO2）以及多晶硅栅（Polysilicon）薄的栅氧化层（SiO2）多晶硅栅（Polysilicon）78CMOS的制造过程同时，进行n+和p+注入，形成D、S、B区形成氧化物(SiO2)侧墙（sidewall），防止后续添加硅化物时引起G-D和G-S短路79CMOS的制造过程在D，G，S，B上面形成硅化物（Salicide），以降低接触电阻80CMOS的制造过程在CMOS器件（有源层）上面制作一层SiO2（绝缘层）,将有源层覆盖，以实现有源层和第1层金属之间的电气隔离。SiO281CMOS的制造过程

制作第一层金属（铝或铜）以及接触孔（contact），并制作中间隔离氧化层（intermediateoxidelayers：SiO2）钨插塞

82CMOS的制造过程

制作第2层金属以及两层金属之间的连接通孔（Via），并制作中间隔离氧化层（intermediateoxidelayers：SiO2）83

CMOS的制造过程钝化层（留有PAD开窗）制作顶层金属（Topmetal-通常用作电源线）以及钝化层（起保护作用）84CMOS的详细构造硅衬底85

CMOS的制造过程CMOS器件制造中需要的掩膜版（MASK）MASK是用石英玻璃（纯SiO2）制成的均匀平坦的薄片，表面上淀积一层很薄的金属铬（Cr）使表面光洁度更高。MASK的图形大小是晶圆上实际图形大小的5倍，在生产过程中，光刻机可以通过一个5:1的缩小镜头将MASK上的图形投射到晶圆上。芯片制造中所需MASK张数与版图设计中的层数基本对应，CMOS工艺通常需要20~30张MASK，每张MASK的制造费用约2000~3000美元。工艺越微细，需要的MASK数越多、制造价格也越高。芯片研发期间，为了节省流片费用（MASK占主要部分），通常采用MPW方式。只有当芯片产品定型后，采用工程批流片。光刻机有一个“MASK视野”的物理限制，单次曝光能制造的最大芯片面积是有限的（目前约为858mm²，即26mm×33mm）。超过这个尺寸就需要复杂的拼接技术，进一步增加成本和难度。86

CMOS器件制造中的光刻原理CMOS的制造过程

光刻技术是利用光学-化学反应原理和化学、物理刻蚀方法，将集成电路的版图设计图案投影到晶圆（Wafer）上。首先在晶圆上涂上一层耐腐蚀的光刻胶，随后让强光通过一块刻有版图图案的镂空掩模（Mask）照射在晶圆上。被照射到的部分光刻胶会发生变质。然后用腐蚀性液体清洗硅片，变质的光刻胶被除去，露出下面的晶圆，而未被照射的光刻胶下面部分不会受到影响。随后，进行粒子沉积、掩膜、刻线等操作（利用不同的Mask），直到最后完成晶圆的加工。87

2.1.2CMOS的动作原理（截止区:Cutoffregion）截止区:VGS=0andVDS=0

NMOS管的p型衬底与漏/源区之间可以看做是两个背对背的pn结，电流IDS=0。NMOS88

CMOS的动作原理（截止区:Cutoffregion）截止区:VGS=0~VTHandVDS=0

随着VGS增大，与栅氧化层接触的p型衬底表面只有耗尽层（p型衬底表面中的空穴被正电压驱赶走而留下负离子，负离子不导电，同时负离子排斥自由电子），无导电沟道形成。由于中间二个反向偏置pn结的存在，电流IDS=0。NMOS89CMOS的动作原理（深度线性区:deeplinearregion）深度线性区:VGS>VTHandVDS>0（Vds较小）

在正电压VGS作用下，SiO2下面出现反型层（p型衬底中的自由电子被正电压吸引到表面上来），即形成导电沟道，将S和D连通，电流IDS>0。IDS受VGS

和VDS

的控制。随着VGS

增加，导电沟道深度变深，IDS增加。同时导电沟道表现出电阻的性质（IDS随VDS

线性增加）。均匀导电沟道90

CMOS的动作原理（线性区:linearregion）线性区:VGS>VTHandVDS<(VGS-VTH)

当漏-源极之间加上正电压VDS后，由于导电沟道存在一定的电阻，源-漏极之间的导电沟道上产生电压差，从源极的零电位逐渐升高到漏极的VDS，导致栅极与p型衬底表面各点之间的电压差将沿着源-漏极方向逐渐减小。由于栅极吸引p型衬底中的自由电子能力沿着源-漏极方向逐渐减弱，此时形成的导电沟道则不像深度线性区时那样均匀，而是导电沟道的宽度从源极到漏极逐渐减小，呈锥形形状。但只要漏-源电压满足VDS<(VGS-VTH)，即VGD>VTH，则导电沟道仍然是连续的，因而继续表现出电阻的性质，管子工作在线性区。

（VGD>VTH）91CMOS的动作原理（饱和区:Saturationregion）饱和区:VGS>VTHandVDS>(VGS-VTH)（VGD<VTH）

当VDS>(VGS-VTH)时，在靠近漏极端处，栅极和p型衬底表面之间的电势差小到不足以支持形成反型层，导致导电沟道在靠近漏极一端被夹断(夹断临界条件:VGD=VTH)，并随着VDS增加导电沟道逐渐缩小。但在漏极正电压作用下，电子漂移机能使电流继续流通。但电流几乎不再随VDS增加而增大，基本保持恒定（加在导电沟道两端的电压基本固定在VGS-VTH）。此时VDS电压增加的大部分降落在夹断区。电流只受VGS控制（VGS增大，导电沟道变深）。92

电压-电流特性（NMOS）VGS(V)VTH93

阈值电压（Thresholdvoltage)

在p型衬底的表面形成导电沟道（反型层）时所对应的栅-源电压称为阈值电压。NMOS管的阈值电压通常定义为p型衬底表面的自由电子浓度等于其空穴浓度时的栅极电压。影响阈值电压的两个重要参数是p型衬底的掺杂浓度Nsub和单位面积的栅氧电容值Cox，由于Cox与栅氧化层的厚度tox成反比，因此减小栅氧化层的厚度可减小阈值电压（摩尔定律）。在导电沟道区注入p+或n+型杂质，可调整阈值电压大小（耗尽型管注入n+

）

94

CMOS的二级效应体效应系数(Bodyeffect)(当VSB≠0)NMOS:

Vth0:当VSB=0时的阈值电压

r:Body-effectconstant（典型值=0.4V1/2）

2ФF:典型值=0.6VPMOS:

r:Body-effectconstant（典型值=-0.5V1/2）

2ФF:典型值=0.75VVSB>0VBS>0体效应:随着VSB或VBS的增加，阈值电压Vth（绝对值）增大。这是由于VSB或VBS的增加导致耗尽层变得更宽、形成反型层所需要的VGS电压更大。95

产生体效应的物理原因

当VB越来越“负”时，更多的空穴将被吸引到衬底电极，而在p型衬底的表面留下更多的负电荷（负离子），使耗尽层变宽。由于耗尽层电荷的增加，导致形成反型层的阈值电压升高（负离子阻止自由电子向p型衬底的表面移动）。

VSB>096

CMOS的二级效应沟道长度调制效应

在饱和区，随着VDS的增加，导电沟道的实际长度逐渐减小(L→L')，IDS相应增大，这一效应称为沟道长度调制效应。管子的L尺寸愈大，沟道长度调制效应愈小。

物理含义：由于导电沟道的实际长度减小，其沟道的等效电阻也减小，另外由于导电沟道两端的电压在饱和区基本维持不变（增加的VDS电压全部降落在夹断区），从而引起漏极电流增大。令∆L/L=λVds,则λ=(∆L/L)/Vds∝1/L（与L成反比）∆L：导电沟道缩小量，有效沟道长度L'=L-∆L,1/L'=(1+λVds)/Lλ—沟道长度调制系数97

沟道长度调制效应随着栅长L的增加，沟道长度调制效应减轻（ID~VDS曲线的斜率变小），但漏极电流相应减小，为了保持同样的漏极电流必需相应增大栅宽W（即保持管子的宽长比W/L不变）。

左图中给出了0.25µmCMOS工艺条件下λ随L的变化曲线。可以看出，当L大于0.5µm（=2Lmin）时λ趋于平缓变化。因此，在模拟CMOS电路中，通常不使用工艺允许的最小栅长Lmin，以减小λ值，提高放大器的增益（通过提高rds）。通常取L=(4~8)Lmin。98

大信号特性（数学模型，非截止区）深度线性区：线性区：饱和区：VDS(V)IDS(mA)线性电阻：VGS>VTHNMOS99

大信号特性（数学模型，非截止区）深度线性区：线性区：饱和区：线性电阻：VSG>|VTHP|PMOSVSD<VSG-|VTHP|=VeffPVSD>VSG-|VTHP|=VeffPVSD<<2(VSG-|VTHP|)上式中，Vgs,Vthp,Vds，λ均小于0VDS>VGS-VTHVDS<VGS-VTHVDS>>2(VGS-VTH)VGS<VTHP100

大信号特性说明μp：空穴的迁移率，μn：电子的迁移率，μp=(1/2~1/4)μn

，NMOS比PMOS具有较大的电流驱动能力（相同尺寸情况下）。为什么？(VGS-VTH)称为过驱动电压或有效电压（超过阈值电压VTH部分的VGS电压）。Veff≡VGS-VTH（电路设计时的重要参数）CMOS管子在数字电路中工作在截止区或线性区（静态时），而在模拟电路中通常工作在饱和区（为了获得最大跨导）。模拟电路中，工作在线性区的CMOS管子使用场合:模拟电子开关（传输门）上拉电阻，下拉电阻有源电阻（相位补偿等用）101

工作在线性区的CMOS管使用场合模拟电子开关（传输门）：导通时Ron≈0，截止时处于高阻状态。上拉电阻下拉电阻默认芯片PAD端为高电平（悬空时）默认芯片PAD端为低电平（悬空时）NMOSPMOSVGS=VDDVin

≈

Vout102

CMOS模拟开关（传输门）

如果适当的调整两个管子的尺寸参数，使得KN=KP，那么CMOS传输门的导通电阻就与输入电压无关。CMOS传输门的导通电阻的变化要比单管模拟开关小的多。NMOSPMOSVGS=VDDVin

≈

Vout103上拉电阻的动作原理1）PAD悬空：当电路启动时，由于等效电容C两端电压VC为0，上拉管饱和导通（VDS=VDD），给电容C充电，VC逐渐上升。当VC接近VDD时，上拉管进入深度线性区（VDS=0，IDS=0，截止状态），电流变为0，同时PAD处于高电平。2）当从外部强制给PAD加入低电平信号时，强迫电容C放电，PAD处于低电平。此时，上拉管饱和导通，对地有导通电流。电容C是PAD端的等效电容，包括PAD端的寄生电容与内部电路的输入电容。VSG=VDD104

CMOS的小信号模型（饱和区）（沟道长度调制效应）（体效应）（Vgs与Id之间的跨导，反映电压控制电流能力）ΔId由ΔVgs，ΔVds和ΔVsb共同形成，但ΔVgs为主因。Δid=id，ΔVds=vds，ΔVsb=vsb，ΔVgs=vgs105

工作在饱和区的gm特性在饱和区：（１）（２）（３）（１）（２）（３）gm随ID增大gm随ID增加而增大如果ID不变，VGS-VTH增加，则W/L减小（更多），gm减小。106

工作在饱和区的gm特性如果ID不变，VGS-VTH增加，则W/L减小（减小量更多），因此gm减小。如果ID不变，

W/L增加，则VGS-VTH减小（减小量较小），因此gm增大。在ID一定的前提下，增加W/L

，并相应减小(VGS-VH)，可使gm增大（见下页）。107

工作在饱和区的gm特性在ID一定的前提下，增加W/L

，并相应减小(VGS-VTH)，可使gm增大。为了减小短沟道效应的影响，也应尽可能设置较小的过驱动电压Veff

1082.1.3CMOS的寄生电容(饱和区)VGS>VTHVSB>0VGD<VthNMOS109

反向偏置pn结的耗尽电容

当pn结两端所加电压（不论正向或反向偏置）发生变化时，空间电荷区（耗尽层）的宽度也将随之而改变，即耗尽层中储存的电荷量随外加电压的变化而变化，这种现象类似于电容器的充放电过程。耗尽层中所产生的这种电容效应，称之为耗尽电容。它是一个非线性电容，其电容值与结面积、耗尽层宽度（pn结两侧的掺杂浓度）以及外加电压等有关。V2>V1110

反向偏置pn结的耗尽电容V2>V1→L2>L1

反向偏置pn结的小信号耗尽电容:

耗尽层的宽度还取决于pn结两侧的掺杂浓度。重掺杂pn结具有窄的耗尽层(耗尽电容大)，而轻掺杂pn结具有宽的耗尽层(耗尽电容小)

。

Vd:pn结的反偏电压Φ0:pn结的内建电势Cj0：偏置电压Vd=0时的耗尽电容耗尽层宽度与pn结反向偏压有关，电压愈大，耗尽层愈宽111

CMOS的寄生电容(饱和区)①②（最大寄生电容）AS，PS—源区的面积（WE）和三边周长（W+2E），Φ0—pn结的内建电势C’sb—（源区+沟道）与衬底间的耗尽层电容Cs-sw—源区的侧壁电容

由于源区的内侧与导电沟道相邻，漏区的内侧与p型衬底相邻，与其它三个边墙相比，它们所形成的耗尽层电容较小可忽略不计。这是由于p+场注入（沟道阻断注入）与n+源/漏区之间的三个边墙是重掺杂pn结，具有较窄的耗尽层和较大的耗尽层电容。

在饱和区，由于导电沟道的非均匀性导致等效栅面积减小112

CMOS的寄生电容(饱和区)③④Ad，Pd—漏区的面积（Ad=W×E）和三边周长（Pd

=W+2E）

Φ0—pn结的内建电势（Miller-Capacitor）113

CMOS的寄生电容Cgs与Cgd随Vgs的变化曲线在线性区，源极与漏极之间的沟道没有被夹断，源极与漏极通过导通沟道被连接在一起，因此Cgs与Cgd相等，栅氧电容被一分为二。114

完整的CMOS小信号模型（饱和区）

栅极-衬底电容Cgb在饱和区和线性区时通常被忽略，这是因为导电沟道“屏蔽”了栅极和衬底之间的电荷转移。也就是说，当栅压发生变化时，电荷是由源极和漏极提供，而不是由衬底提供。

1152.1.4

Latch-up（高压/大电流、相邻的NMOS与PMOS管子之间）一对相邻的NMOS与PMOS之间形成的寄生Bipolar:QN:横向NPNBipolarQP:纵向PNPBipolar1162.1.4

Latch-up（高压/大电流、相邻的NMOS与PMOS管子之间）I1↑→Vsub(Rsub)↑→I2↑→Vwell(Rwell)↑正反馈(回路增益大于1)某种瞬间扰动信号由于正反馈，导致两个晶体管完全导通，从VDD抽取很大的电流。此时称该电路被闩锁。117

防止Latch-up（闩锁）对策为了减小Rsub和Rwell，可增加P-substrate和N-well的contacts数目，以减小接触电阻。增大NMOS与PMOS管子之间的距离，使寄生横向NPNBipolar（QN）的基区长度增大，以减小其电流放大系数βN值。但会增加版图面积。118

防止Latch-u