山东工商学院数字逻辑与数字系统期末考试复习题及参考答案

山东工商学院

2020学年第一学期数字逻辑与数字系统课程试题A卷

（考试时间：120分钟，满分100分）

特别提醒；1、所有答案均须填写在答题纸上，写在试题纸上无效。

2、每份答卷上均须准确填写函授站、专业、年级、学号、姓名、课程名称。

一单选题（共50题，总分值50分）

1.将一个时间上连续变化的碟拟量转换为时间上断续（离散）的模拟量的过程称为。（1

分）

A.采样

B.量化

C.保持

D.编码

2.以下电路中常用于总线应用的有o（1分）

A.TSL

B.OCfJ

C.漏极开路门

D.CMOS与非门

3.用二进制异步计数器从0做加法，计到十进制数178,则最少需要个触发器.（1分）

A.2

B.6

C.7

D.8

E.10

4.4位倒T型电阻网络DAC的电阻网络的电阻取值有种。（1分）

A.1

B.2

C.4

D.8

5.EPROM是指（）（1分）

A.随机读写存储器

B.只读存储器

C.光可擦除电可编程只读存储器

D.电可擦可编程只读存储器

6.用二进制码表示指定离散电平的过程称为o（1分）

A.采样

B.量化

C.保持

D.编码

7.BCD码（01010010）转换为十进制数为0（1分）

A.38

B.82

C.52

D.28

8.若RAM的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线+位线）

共有条。3分）

A.8

B.16

C.32

D.256

9.十进制数62对应的十六进制数是（）（1分）

A.（3E）16

B.（36）16

C.（38）16

D.（3D）16

10.一个触发器可记录一位二进制代码，它有（）个稳态（1分）

A.0

B.1

C.2

D.3

E.4

11.若在编码器中有50个编码对象，则要求输出二进制代玛位数为位。（1分）

A.5

B.6

C.10

D.50

12.N个触发器可以构成最大计数长度（进制数）为（）的计数器（1分）

A.N

B.2N

C.N2次方

D.2N次方

13.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。（1分）

A.1

B.2

C.4

D.8

14.欲设计0,1,2,3,4,5,6,7这儿个数的计数器，如果设计合理,采用同步二进制计数器,最少应使

用（）级触发器（1分）

A.2

B.3

C.4

D.8

15.一个16选1的数据选择器，其地址输入（选择控制输入）端有个。（1分）

A.1

B.2

C.4

D.16

16.一个8选一数据选择器的数据输入端有个。（1分）

A.1

B.2

C.3

D.4

E.8

17.当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于（）（1分）

A.组合逻辑电路

B.时序逻辑电路

C.存储器

D,数模转换器

18.一位十进制计数器至少需要（）个触发器（1分）

A.3

B.4

C.5

D.10

19.以下四种转换器，是A/D转换器且转换速度最高。（1分）

A,并联比较型

B.逐次逼近型

C.双积分型

D.施密特触发器

20.同步计数器和异步计数器比较，同步计数器的显著优点是°（1分）

A.工作速度高

B.触发器利用率高

C.电路简单

D.不受时钟CP控制。

21.下列描述不正确的是（）（1分）

A.D触发器具有两个有效状态，当Q=O时触发器处于0态

B.移位寄存器除具有数据寄存功能外还可构成计数器

C.主从JK触发器的主触发器具有一次翻转性

D.边沿触发器具有前沿触发和后沿触发两种方式,能有效克服同步触发器的空翻现象

22.随机存取存储器具有功能。（1分）

A.读/写

B.无读/写

C.只读

D.只写

23.将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为。（1

分）

A.采样

B.量化

C.保持

D.编码

24.用n个触发器构成的计数器，可得到的最大计数模是（）（1分）

A.n

B.2n

C.2n

D.2n-l

25.当逻辑函数有n个变量归，共有个变量取值组合？（1分）

A.n

B.2n

C.n2

D.2n

26.要构成容量为4KX8的RAM,需要片容量为256X4的RAM。（1分）

A.2

B.4

C.8

D.32

27.下列触发器中，没有约束条件的是。（1分）

A.基本RS触发器

B.主从RS触发器

C.同步RS触发器

D.边沿D触发器

28.微程序控制器有64条微有令，则微地址寄存器的长度是（）位。分）

A.64

B.6

C.8

D.26

29.把一个五进制计数器与一个四进制计数器串联可得到__________进制计数器。（1分）

A.4

B.5

C.9

D.20

30.以下电路中常用于总线应用的有（）（1分）

A.TSL门

B.OCn

C.漏极开路门

D.CMOS与非门

31.请判断以下哪个电路不是时序逻辑电路（）（1分）

A.计数器

B.寄存器

C.译码器

D.触发器

32.已知F=!（ABC+CD）,下列组合中，（）可以肯定使F=0（1分）

A.A=O^BC=I

B=1,C=1，

B.

C=1,D=0

DBC=1rD=1

33.寻址容量为16Kx8的RAM需要根地址线。（1分）

A.4

B.8

C.14

D.16

E.16K

34.欲将容量为256义1的RAM扩展为1024X8,则需要控制各片选端的辅助译码器的输入端数为（）

（1分）

A.4

B.2

C.3

D.8

35.以下表达式中符合逻辑运算法则的是。（1分）

A.CC=C2

B.1+1=10

C.O<1

D.A+l=l

36.JK触发器，若J,K端在一起，即J=K，则该触发器变为（）触发器（1分）

A.RS

B.不变

C.D

D.T

37.某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。（1分）

A.8x3

B.8Kx8

C.256x8

D.256x256

38.A/D分类：⑴逐次逼近型,⑵并联比较型,⑶双积分型,⑷电压频率变换型,其中工作速度最快的

是（）（1分）

A.逐次逼近型

B.并联比较型

C.双积分型

D.电压频率变换型

39.为把50Hz的正弦波变成周期性矩形波，应当选用（）（1分）

A.施密特触发器

B.单稳态电路

C.多谐振荡器

D.译码器

40.一个无符号4位权电阻DAC,最低位处的电阻为40KC,则最高位处电阻为________。（1分）

A.4KQ

B.5KQ

C.10KQ

D.20KQ

41.只读存储器ROM在运行时具有（）功能（1分）

A.读/无写

B.无读/写

C.读/写

D.无读/无写

42.ROM不能用于011分）

A.函数运算表

B.存入程序

C.存入采集的动态数据

D.字符发生器

43.相邻两组编码只有一位不同的编码是（）（1分）

A.2421BCD码

B.8421BCD码

C.余3码

D.格雷码

44.只读存储器ROM的功能是（）（1分）

A.只能读出存储器的内容，且掉电后仍保持

B.只能将信息写入存储器

C.可以随机读出或存入信息

D.只能读出存储器的内容,且掉电后信息全丢失

45.A+BC=o（1分）

A.A+B

B.A+C

C.（A+B）（A+C）

D.B+C

46.采用对称双地址结构寻址的1024X1的存储矩阵有。（1分）

A.10行10列

B.5行5列

C.32行32列

D.1024行1024列

47.八路数据分配器，其地址输入端有个。（1分）

A.1

B.2

C.3

D.4

E.8

48.在下列逻辑电路中，不是组合逻辑电路的有o（1分）

A.译码器

B.编码器

C.全加器

D.寄存器

49.存储8位二进制信息要（）个触发器（1分）

A.2

B.3

C.4

D.8

50.微程序控制方法中，控制存储器一般用（）来实现（1分）

A.RAM

B.EPROM

C.E2PROM

D.EAROM

二多选题（共8题，总分值8分）

51.组合逻辑电路消除竞争冒险的方法有（1分）

A.修改逻辑设计

B.在输出端接入滤波电容

C.后级加缓冲电路

D.屏蔽输入信号的尖峰干扰

52.逻辑函数的表示方法中具有唯一性的是。（1分）

A.真值表

B.表达式

C.逻辑图

D.卡诺图

F=A万+BD+CDE+7D

53.=-------------。P（1分）

A.

B.+

C.+

D.+

54.以下电路中可以实现“线与”功能的有.（1分）

A.与非门

B.三态输出门

C.集电极开路门

D.漏极开路门

55.逻辑变量的取值1和0可以表示：。（1分）

A.开关的闭合、断开

B.电位的高、低

C.真与假

D.电流的有、无

56.以下代码中为无权码的为。（1分）

A.8421BCD码

B.5421BCD码

C.余三码

D.格雷码

57.三态门输出高阻状态时，是正确的说法。（1分）

A.用电压表测量指针不动

B.相当于悬空

C.电压不高不低

D.测量电阻指针不动

58.以下代码中为恒权码的为o（1分）

A.8421BCD码

B.5421BCD码

C.余三码

D.格雷码

三填空题（共15题，总分值15分）

59.触发器有个稳态，存储8位二进制信息要个触发器。（1

分）

60.逻辑代数乂称为代数。最基本的逻辑关系有、

、三种。常用的导出逻辑运算为、

、、、。

（1分）

61.一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是

（1分）

62.集电极开路门的英文缩写为门，工作时必须外加和

________________O（1分）

63.逻辑函数的常用表示方法有、、（1分）

64.由四位移位寄存器构成的顺序脉冲发生器可产生_______________个顺序脉冲。（1分）

65.0C门称为门，多个0C门输出端并联到一起可实现

___________________功能。（1分）

66.数字信的特点是在上和_______上都是断续变化的，其高电平和低电平常用

和来表示（1分）

67.TTL与非门电压传输特性曲线分为_________________区、区、

__________________区、__________________区。（1分）

68.在数字电路中，常用的计数制除十进制外，还有、、（1分）

69.数字电路按照是否有记忆功能通常可分为两类：、________（1分）

70.触发器有两个互补的输出端Q、Q,定义触发器的1状态为,0状态为,可

见触发器的状态指的是端的状态（1分）

71.逻辑代数中与普通代数相似的定律有、、o摩根定律又称为

O（1分）

72.（0U11000）8421BCD=（）2=（）8=（）10=（）16（1分）

73.分析数字电路的主要工具是,数字电路又称作（1分）

四判断题（共20题，总分值20分）

74.D触发器的特性方程为Qn+『D,与Qn无关，所以它没有记忆功能。（）（1分）（）

75.CMOS或非门与TTL或非门的逻辑功能完全相同。（）（1分）（）

76.RS触发器的约束条件RS=O表示不允许出现R=S=1的输入。（）（1分）（）

77.若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（）（1分）（）

78.方波的占空比为0.5o（）（1分）（）

79.TTL集电极开路门输出为1时由外接电源和电阻提供输出电流。（）（1分）（）

80.D/A转换器的位数越多，能够分辨的最小输出电压变化量就越小。（）（1分）（)

81.RAM中的信息，当电源断掉后乂接通，则原存的信息不会改变。（）（1分）（）

82.若要实现一个可暂停的一位二进制计数器，控制信号A=0计数，A=1保持，可选用T触发器，

且令T=A。（）（1分）（）

83.对边沿JK触发器，在CP为高电平期间，当尸K=1时，状态会翻转一次。（）（1分）（）

84.计数器的模是指构成计数器的触发器的个数。（）（1分）（）

85.8421码1001比0001大。（）（1分）（）

86.逻辑函数两次求反则还原，两次作对偶式变换也还原为它本身。（）（1分）（）

87.A/D转换器的二进制数的位数越多，量化单位△越小。（）（1分）（）

88.ROM的每个与项（地址译码器的输出）都一定是最小项。（）（1分）（）

89.一般TTL门电路的输出端可以直接相连，实现线与。（）（1分）（）

90.计数器的模是指对输入的计数脉冲的个数。（）（1分）（）

91.权电阻网络D/A转换器的电路简单且便于集成工艺制造，因此被广泛使用。（）（1分）（）

92.ROM和RAM中存入的信息在电源断掉后都不会丢失。（）（1分）（）

93.主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。（）（1分）（）

五简答题（共50题，总分值50分）

94.用VHDL语言描述一个组合逻辑电路，该电路的输入为1位十进制数的8421码，当输入的十进

制数字为素数时，输出为1,否则为0。（1分）

95.试用PROM设计2位二进制数A1A0和B1B0比较的数值比较器，当A1A0VB1B0时Fl=l：当

A1A0=B1B0时F2=l；当A1AO>B1BO时F3=l。（1分）

96.分析下图所示的由双4选1数据选择器组成的电路，说明其实现的逻辑功能

C

（1分）97.♦写出下

图中各电路输出与输入之间的逻辑表达式，图中所有门电路都是CMOS电路。（1分）

98.试用JK触发器设计一个"101〃序列检测器。该同步时序网络有一根输入线X,一根输出线

Zo对应于每个连续输入序列“101〃的最后一个1,输出Z=l,其它情况下Z=0。例如：X0101

01101

Z000101001（1分）

99.试分析下图所示的时序电路，画出状态表和状态图，并作出当电平输入x为0110101序列

时电路的时间图。

CP

（1分）100.下图电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制

计数器。—―（1分）

101.用VHDL语言描述一个1位十进制数的数值范围指示器。电路的输入为一位十进制数的

8421码，当输入的十进制数大于或等于5,否则为0。（1分）

102.请分析以下面的VHDL描述，说明电路完成的是什么功能。

（1）LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcounterIS

PORT(elk,dr_l,ld_l,enp,ent:INSTD_LOGIC;

d:INSTD_LOGIC_VECTOR(3DOWNTO0);

q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

rco:OUTSTD_LOGIC);

ENDcounter

ARCHITECTUREoneOFcounterIS

SIGNALiq:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(clk,ent_l,iq)

BEGIN

IFelk'EVENTANDelk='1'THEN

IFclr_l='l'THENiq<=(OTHERS=>'0');

ELSIFld_l='O'THENiq<=d;

ELSIE(entANDenp)='1'AND(iq=9)THENiq<=('O','O；'O','O')；

ELSIF(entANDenp)='1'THENiq<=iq+l;

ENDIF;

ENDIF;

IF(iq=9)AND(ent='l')THENrco<='l';

ELSErco<='0';

ENDIF;

ENDPROCESS;

q<=iq;

ENDONE;

(2)LIBRARYieee;

USEieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

ENTITYlsl60ISPORT(

data:instd_logic_vector(3downto0);

clk,ld,p,t,dr:instdjogic;

count:bufferstd_logic_vector(3downto0);

tc:outstd_logic);

ENDlsl60;

ARCHITECTUREbehaviorOFlsl60IS

BEGIN

tc<='l'when(count="1001"andp='l'andt='l'andld='l'andclr='l')else'O';

cale:

process(clk,dr,p,t,ld)

begin

if(rising_edge(clk))then

if(clr='l')then

if(ld='l')then

if(p='l')then

if(t='l')thpn

if(count="1001")then

count<="0000";

else

count<=count+l;

endif;

else

count<=count;

endif;

else

count<=count;

endif;

else

count<=data;

endif;

else

count<="0000";

endif;

endif;

endprocesscale;

ENDbehavior;

(3)libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitysequencdcheckis

port

(

clk:instdjogic;

reset:instdjogic;

din:instd_logic;

true:outstd_logic

)；

endsequencdcheck;

architecturearcofsequencdcheckis

typestate_typeis(sl,s2,s3);

signalstate:state_type;

signaldin_d:std_logic;

begin

process(clk)

begin

ifclk'eventandclk='l'then

din_d<=din;

endif;

endprocess;

processfclk,reset)

begin

ifreset='l'then

true<='0';

state<=sl;

elsifclk'eventandclk='l'then

casestateis

whensl=>

ifdin_d='l'then

state<=s2;

else

state<=sl;

endif;

true<='0';

whens2=>

ifdin_d='O'then

state<=s3;

else

state<=s2;

endif;

true<='0';

whens3=>

ifdin_d='l'then

state<=sl;

true<='l';

else

state<=s3;

true<='0';

endif;

whenothers=>

state<=state;

andcase;endif;

endprocess;-----------endarc;(1分)

103.请分析以下的VHDL描述，说明所定义的各种信号有什么作用，再说明电路完成的是什么

功能。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcounterIS

PORT(clock,dear,count:INSTD_LOGIC;

q:OUTSTD_L0GIC_VECT0R(3D0WNT00));

ENDcounter;

ARCHITECTUREoneOFcounterIS

SIGNALpre_q:STD_L0GIC_VECT0R(3DOWNTO0);

BEGIN

PROCESSfclock,clear,count)

BEGIN

IFclear='l'THEN

pre_q<=pre_q—pre_q;

ELSIF(clock='l'ANDclock'EVENT)THEN

IFcount='l'THEN

pre_q<=pre_q+1;

ENDIF;

ENDIF;

ENDPROCESS;

q<=pre_q;

ENDONE;（1分）

104.下图所示电路中的每一方框均为输出低电平有效的2-4线译码器，其使能端为低电平有

效。要求：

（1）写出电路工作时，，，的逻辑表达式。

FJOFnF!?F”HoFjiFn

（2）说出电路的逻辑

功能。

（1分）105.设计一个同步1011序列检测器，序列1011不可重叠，试用JK触发器和适当的

fJ电路实现之，并用VHDL语言描述。（1分）

106.门电路输出波形

A-11-----1

B_n_n_n_n_n_n_n_

（1分）107.用一片3-8线译码器和最少的逻辑门电路实现下列逻辑函数：（1分）

108.作1010序列检测器的状态图、状态表。已知检测器的输入输出序列如下（序列可以重

叠）：

输入：0010100101010110

输出：0000010000101000（1分）

X

十进制代码的转换器，输入为余3码，分析输出是什么代码。（1分）

110.设计一个2位二进制数乘法器。该电路的输入接收2个2位二进制数A=A2A1,B=B2B1,

输出为AxB的积。（1分）

111.用4选1数据选择器组成的电路如卜图所

示，试写出电路的输出表达式。（1分）

112.已知A、B、C的波形如下图所示，当A、B、C作为3输入端与非门和或非门的输入信号

时，试分别画出它们的输出端的波形。

»_rTjn_rLFLrLrLru

Finn_________n_

F2_niLFi_n_nj

（1分）113.完成下列代码之间转换:

(l)(0001100110010001.0111)BCD=()10：

(2)(137.9)10=()余3；

⑶(1011001110010111)余3;()BCDo(1分)

114.分析下图所示电路，试问输入信号A、B、C不同组合时，电路中P点和输出端F的状态。

(1分)115.设计一个可控进制计数器，当输入控制变量M=0时工作在五进制，时工作

在十五进制。请标出计数输入端和进位输出端。(1分)

117.分析下图所示的计数器电路，说明这是多少进制的计数器。

(1分)118.将下列BCD码转换成十进制数和二进制数:

(l)(011010000011)BCD=()10=()2

(2)(01000101.1001)BCD=()10=()2(1分)

119.分析下图所示的组合逻辑电路，假定输入是一位十进制数的8421码，试说明该电路的功

能。（1分）

120.简化下表（a）（b）所示的状态表。

表(a)表(b)

XX

QQ

0101

AE/0DIADdC/0

BA/1F/0BD/1E/d

CC/0A/1CddE/l

DB/0A/1DA/0C/d

ED/1c/oEB/lC/d

FC/0DI

GHlG/l

HC/lB/l

（1分）121.试分析下图所示的时序电路，画出状态表和状态图，并作出当电平输入x为

0110110序列时电路的时间图。

（1分）122.用8选1数据选择器74LS151组成的电路如下图所示，已知图中Gl、G0是控

制信号，X、Z是输入信号。试写出电路的输出表达式，列出电路在Gl、G0的控制下，输入

X、Z和输出F之间关系的功能表。

•p"

(1试分析

下图计数器电路的分频比（即Y与CP的频率之比）。（1分）

124.阅读下面的VHDL程序，分析其实现的功能。

(1)LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYvote3IS

P0RT(a,b,c:INSTD_L0GIC;

f:0UTSTD_L0GIC);

ENDvotp3;

ARCHITECTUREbehavorOFvote3IS

SIGNALtempi,temp2,temp3:STD_LOGIC;

BEGIN

templ<=NOT(aANDb);

temp2<=N0T(bANDc);

temp3<=N0T(aANDc);

f<=NOT(templANDtemp2ANDtemp3);

ENDbehavor;

(2)IIRRARYIFFF;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYtri_state_gateIS

PORT(din:INSTD_LOGIC;

en:INSTD_LOGIC;

dout:OUTSTD_LOGIC);

ENDtri_state_gate;

ARCHITECTUREbehavorOFtri_state_gateIS

BEGIN

PROCESS(din,en)

BEGIN

IF(en=*l')THEN

dout<=din;

ELSE

dout<='Z";

ENDIF;

ENDPROCESS;

ENDbehavor;

(3)LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYsingle_dir_bus8IS

PORT(a:INSTD_L0GIC_VECT0R(7D0WNT00);

en:INSTD_LOGIC;

b:OUTSTD_L0GIC_VECT0R(7DOWNTO0));

ENDsingle_dir_bus8;

ARCHITECTUREbehavorOFsingle_dir_bus8IS

BEGIN

PROCESS(azen)

BEGIN

IF(en='l')THEN

b<=a;

ELSE

bV=(OTHERS=>Z);-等价于b<="ZZZZZZZZ";

ENDIF;

ENDPROCESS;

ENDbehavor;

(4)LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYbi_dir_bus8IS

PORT(ain:INSTD_L0GIC_VECT0R(7DOWNTO0);

bin:INSTD_L0GIC_VECT0R(7DOWNTO0);

en:INSTD_LOGIC;

dir:INSTD_LOGIC;

aout:OUTSTD_L0GIC_VECT0R(7DOWNTO0);

bout:OUTSTD_L0GIC_VECT0R(7DOWNTO0));

ENDbi_dir_bus8;

ARCHITECTUREbehavorOFbi_dir_bus8IS

BEGIN

bout<=ainWHENen='l'ANDdir='l'

ELSE(OTHERS=>'Z')；

aout<=binWHENen='l'ANDdir='O'

ELSE(OTHERS=>'Z')；

ENDbphavor；

(5)LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcomp_codeIS

PORT(din:INSTD_L0GIC_VECT0R(7D0WNT00);

dout:OUTSTD_L0GIC_VECT0R(7DOWNTO0));

ENDcomp_code;

ARCHITECTURErtlOFcomp_codeIS

BEGIN

dout<=NOT(din)+T；

ENDrtl;(1分)

125.写出下列典型Gray码对应的二进制数

(1)(111000)Gray=()2

⑵(10101010)Gray=()2(1分)

126.用4选1数据选择器和门电路设计下列十进制代码转换器:

(1)8421BCD码转换成余3码,

(2)余3码转换成8421BCD码。(1分)

127.根据下图所示的波形，分别画出上升沿和下降沿D触发器输出端Q的波形，设初始状态

均为0。

(1分)128.校验位放在最低位，写出下列数字的奇校验码和偶校验码

(2)(1110010)2=()奇校验码=()偶校验码

(2)(1010010)2=()奇校验码=()偶校验码(1分)

129.分析下图所示的计数器电路，画出电路的状态图，说明这是多少进制的计数器。

(1分)130.用4位同步二进制计数器74LS161接成十二进制计数器，标出输入、输出端。

可以附加必要的门电路。(1分)

131.设A、B、C为某密码锁的3个按键，当A键单独按下时，锁既不打开也不报警；只有当

A、B、C或者A、B或者A、C分别同时按下时，锁才能被打开；当不符合上述条件时，将发出

报警信号，试用"与非"门设计此密码锁的逻辑电路。(1分)

132.用逻辑代数的公式、定理和规则将下列逻辑函数化简为最简“与或〃表达式。

(1)F=AB+ABC+BC♦，

(2)F=AB+B+BCD“

(3)F=(A+B+C)(A+B)(A+B+C)

(/l)匚一BCsD土行(百;忑)(八

(1分)133.写出下列各数的原码、反码和补码：

(1)+0.00101;(2)-0.10000;(3)-0.11011;

(4)+10101;(5)-10000;(6)-lllllo(1分)

134.将下列二进制数转换成十进制数、八进制数和十六进制数。

⑴1101;

(2)101110；

⑶0.101：

(4)0.01101；

⑸10101.11

(6)10110110.001(1分)

135.将下列十进制数转换成二进制数、八进制数和十六进制数。

(1)27：

⑵915；

⑶0.375：

⑷0.65；

⑸174.25；

(6)250.8。(1分)

136.设计一个代码检测器，其电路串行输入余3码。当出现非法数字时，电路输出为0,否则

输出为1。试作出状态图，并用VHDL语言描述。(1分)

137.分析下图给出的电路，说明这是多少进制的计数器。

CP_n_nn_nn_n_

（1分）138.1_J已知同步RS触

发器的输入信号如下图所示，试分别画出Q和端的波形，设触发器初始状态为0。(1分)

139.用VHDL语言描述一个组合逻辑电路，该电路接收两个1位二进制数A和B,并比较其大

小，当A>B时，输出1,否则输出0“(1分)

140.写出下列函数的对偶式与反函数。

(1)耳=

(2)E=N(互+CD)+三一

(3)玛=(/+O)(B+Cl"

(4)—,4+3+C+D4-E~

(1分)141.写出下列二进制数的典型Gray码

(1)(111000)2=()Gray

⑵(10101010)2=()Gray(1分)

142.试利用触发器的次态方程写出下图各触发器次态Qn+1与现态Qn、输入A、B之间的逻辑

函数式。

(1分)143.已知下列机器数，写出它们的真值。

(1)[XI]原=11011；(2)[X2]反=11011；

⑶[X3]补=11011；(4)[X4]补=10000。(1分)

一单选题（共50题，总分值50分）

1.答案：A

解析过程：

2.答案：A

解析过程：

3.答案：D

解析过程：

4.答案：B

解析过程：

5.答案：C

解析过程：

6.答案：D

解析过程：

7.答案：C

解析过程：

8.答案：C

解析过程：

9.答案：A

解析过程：

10.答案：C

解析过程：

11.答案：B

解析过程：

12.答案：D

解析过程：

13.答案:D

解析过程：

14.答案：B

解析过程：

15.答案：C

解析过程：

16.答案：E

解析过程：

17.答案：A

解析过程：

18.答案:B

解析过程：

19.答案：A

解析过程：

20.答案：A

解析过程：

21.答案：A

解析过程：

22.答案：A

解析过程：

23.答案:B

解析过程：

24.答案：C

解析过程：

25.答案:D

解析过程：

26.答案:D

解析过程：

27.答案：1)

解析过程：

28.答案：B

解析过程:

29.答案：D

解析过程：

30.答案：A

解析过程：

31.答案：C

解析过程：

32.答案：D

解析过程：

33.答案：C

解析过程：

34.答案：B

解析过程：

35.答案：D

解析过程：

36.答案：D

解析过程：

37.答案：C

解析过程：

38.答案:B

解析过程：

39.答案：A

解析过程：

40.答案：B

解析过程：

41.答案:A

解析过程：

42.答案：C

解析过程：

43.答案：D

解析过程：

44.答案：A

解析过程：

45.答案：C

解析过程：

46.答案：C

解析过程：

47.答案：C

解析过程：

48.答案：D

解析过程：

49.答案：D

解析过程：

50.答案：B

解析过程：

二多选题（共H题，总分值8分）

51.答案：A,B

解析过程：

52.答案：A,D

解析过程:

53.答案：A,C

解析过程：

54.答案：C,D

解析过程：

55.答案：A,R,C,D

解析过程：

56.答案：C,D

解析过程：

57.答案：A,B,D

解析过程：

58.答案：A,B

解析过程：

三填空题（共15题，总分值15分）

59.答案：2,8

解析过程：

60.答案:布尔，与，或，非，与非，或非，与或非，同或，异或

解析过程：

61.答案：RS=0

解析过程：

62.答案：OC,电源，负载

解析过程：

63.答案：逻辑表达式，真值表,逻辑图

解析过程：

64.答案：4

解析过程：

65.答案:集电极开路门，线与

解析过程：

66.答案：时间，幅值,1,0

解析过程：

67.答案：饱和，转折，线性，截止

解析过程：

68.答案：二进制，八进制，十六进制

解析过程：

69.答案：组合逻辑电路，时序逻辑电路

解析过程：

70.答案：0=0,Q=0,0-l,Q

解析过程：

71.答案：交换律，分配律,结合律，反演定律

解析过程：

72.答案：1001110,116,78,4E

解析过程：

73.答案：逻辑代数，逻辑电路

解析过程：

四判断题（共20题，总分值20分）

74.答案：F

解析过程：

75.答案：T

解析过程：

76.答案：T

解析过程：

77.答案：T

解析过程：

78.答案：T

解析过程：

79.答案：T

解析过程：

80.答案：T

解析过程：

81.答案：F

解析过程：

82.答案：F

解析过程：

83.答案：F

解析过程：

84.答案：F

解析过程：

85.答案:F

解析过程：

86.答案：T

解析过程：

87.答案：T

解析过程：

88.答案：T

解析过程：

89.答案：F

解析过程：

90.答案：F

解析过程：

91.答案：F

解析过程：

92.答案：F

解析过程：

93.答案：T

解析过程：

五简答题(共50题，总分值50分)

94.答案：解：LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYprime_numberIS

PORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);

f:OUTSTD_LOGIC);

ENDprime_number;

ARCHITECTUREbehaveOFprime_numberIS

BEGIN

WITHbcdjnSELECT

f<='l'WHEN"0100”，

'1'WHEN"0110",

WHEN"1000",

WHEN"1001”,

'1'WHEN"1010”，

'O'WHENOTHERS;

ENDbehave;

解析过程：

95.答案：解：首先列出函数的直值表如下表所示.

根据真值表可以直接画出用PROM实现的阵列图如下图所示。

解析过程：

96.答案：c

F1=ABC+ABC+ABC+ABC=A(B®C)=A®B©CF2=ABC+ABH+ABO+ABC=

ABC+AB+ABC=A(BC-B)+ABC

=A(C+B)+ABC=AC+AB+ABC=C(A+AB)+AB=C(A+B)+AB

=AC+AB+BC

本题的电路即是实现上述函数功能的逻辑电路，其中F1可以堪称是3个变量的奇校验器。

解析过程：

97.答案：解：木题主要是分清二极管组成的逻辑电路的逻辑功能.

(a)月二.4BCDE(b)弓=,4+5+C+0+E・

(c)F3=ABC^DEF(d)FA=ABCTDEF^

解析过程:

98.答案：解：根据题意得状态图、状态表:

❾"崛蜴*修飞椎±槌，，

Q-*Q~r时.

MTIA，

im呜鹏

QK4E*—/剑溥

5陪，

解析过程：

99.答案：由电路图可写出激励函数、输出函数:

因为JK触发器的次态方程为:

则有：Q:;-1=JQ+KQ=(XQ+XQiQ+XQ-XQQ=XQ+XQ=X;/

状态表和状态图为：~

1/1

0/1

当电平输入x为0110101序列时电路的时间图

假定电路的初态Q为0，输入x的序列为0110101,电路在时钟脉冲CP控制下工作。下面先利

用状态图作出时序电路的状态响应序列，而后再作时间图。状态响应序列如下：

CP1234567“

X0110101a

0(00")0011010~

Z0101111~

时间图为，2

cp_rLrl_n_rL_n_n_n_

X

I...........

................................................

z-n_J；■；-....

解析过程:

100.答案:解：EP、ET接“1”,计数器工作在计数状态,当A=0时,计数器计到1001时，与非

门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到

输出状态Q3Q2Q1Q0,端又变为高电平，计数器继续计数。所以计数状态从

0000-0001-0010-0011-0100-0101-0110-0111-1000-1001再到0000进行循环计数，是一

个10进制计数器；当A=1时，计数器计到1011时，与非门输出低电平，使端有效，允许从输入端

置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状态Q3Q2Q1Q0,端又变为高电平，

计数器继续计数。所以计数状态从

0000-*0001-*0010-*0011-*0：00-*0101-*0110-*0111-*1000-*1001-*1010-*1011再到0000进行循

环计数，是一个12进制计数器。

所以，A=0：是10进制计数器；A=l：是12进制计数器。

解析过程:

101.答案：解：程序清单如下。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYabove5IS

PORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);

f:OUTSTD_LOGIC);

ENDabove5;

ARCHITECTUREbehaveOFaboveSIS

BEGIN

WITHbcdjnSELECT

f<='l'WHEN"0101",

’1'WHEN”0110，

•1'WHEN"0111",

'1'WHEN"1000",

"1'WHEN"1001",

'O'WHENOTHERS;

ENDbehave;

解析过程：

102.答案:（1）10进制计数器

（2）10进制计数器

（3）“101〃序列检测器

解析过程：

103.答案:功能：16进制计数器。

信号作用：

clock：时钟；clear：异步清零；count：计数控制；q：状态输出

解析过程：

104.答案：解：（1）当CDR0时，=0,即=0,上面一排最左边的译码器工作，此时当AB=O时，

二0。因此，的逻辑表达式为。同理可以写出其他几个逻辑表达式为：

（2）由（1）的分析可知该目路实现的是4-16线译码器的功能。其中A、B、C、D为译码输出

端，〜为低电平有效的译码输出端。该4-16线译码器没有使能端（始终为有效电平0）。

解析过程：

105.答案：解.：根据题目要求，可以得到如下状态图:

10

QO

根据状态图可得状态表如下:

N。1

A/0BO

C/0BO

A/0D.O

C/0Al

对状态表进行状态分配，将A、B、C、D分别定义为00、01、10、11得Y-Z矩阵:

QN°--

00(XVO01/0

01m01/0

11m00/1

1000/011/0

根据Y-Z矩阵，可以得到电路的次态方程（注意从状态表变为Y-Z矩阵时不要将C、DMJ次序搞

错）：

—tUM.d|

9・但04・2^2»4.述.闻1

…M-IUQ.

”■be-r-.

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycheck_XULIis

portfclk,reset,X:instdjogic;

7：outstd_logic)；

endcheck_y3;

ArchitectureXULIofcheck_XULIis

typestate_typeis(A,B,C,D);