基于umcl8工艺的SOC Encounter数字版图设计流程

基于umcl8工艺的SOCEncounter数字版图设计流程

V1.02023-02-28

记录：张亮

目录

一、文献的准备....................................................................3

1.1库文献的准备.............................................................3

1.2根据设计准备所需文献.....................................................3

二、运行软件......................................................................4

三、版图设计流程.................................................................5

3.1Designjmport...........................................................................................................................5

3.2GlobalNetConnection.............................................................................................................7

3.3FloorPlan....................................................................................................................................8

3.4AddPowerRings....................................................................................................................10

3.5AddStripes..............................................................................................................................12

3.6PlacementBlockage................................................................................................................14

3.7Placement...............................................................................................................................15

3.810Filling....................................................................................................................................16

3.9SpecialRoute(SRoute)...........................................................................................................17

3.10Pre-CTSOptimization...........................................................................................................20

3.11Creatclocktreespec............................................................................................................21

3.12ClockTreeSynthesis.............................................................................................................23

3.13Post-CTSOptimization.........................................................................................................24

3.14TrailRouting.........................................................................................................................26

3.15NanoRouting........................................................................................................................27

3.16AddFilling..............................................................................................................................29

3.17Post-RouteOptimization.....................................................................................................29

3.18生成SDF时序文献.....................................................31

3.19Verifyconnectivit/................................................................................................................31

3.20VerifyGeometry...................................................................................................................32

3.21ExportFiles............................................................................................................................33

四、DRC校验....................................................................35

4.1库文献U勺准备............................................................35

4.2根据设计准备所需文献....................................................35

4.3修改库文献途径..........................................................36

4.4启动calibre.............................................................................................................................37

4.5encourage打开查看汇报..................................................37

五、LVS校验....................................................................39

5.1库文献的准备............................................................39

5.2根据设计准备所需文献....................................................40

5.3生成.spi文献.............................................................40

5.4启动LVS..................................................................................................................................40

5.5查看汇报................................................................41

一、文献的准备

1.1库文献的准备

对于SOCEncounter而言，后端设计所需H勺重要有由Foundry厂所提供H勺原则单元和I/O

Pad的库文献,它包括物理库、时序库，分别以」ef、.tlf（或者Jib）H勺形式给出，其中I/OPad

的有关库文献只有在做有Pad口勺版图时才需要。

阐明：

（1）这里的时序库文献用的是Jib文献，假如没有Jib文献，用如文献也可以，提议用.lib

文献，信息比较全。

（2）库口勺网表库（verilog文献）这里不需要。只在后仿真的时候需要。

1.2根据设计准备所需文献

完整的时序电路数字版图设计所包括的文献有：Verilog网单，sdc时序文献，def电源

pad申明文献，io位置阐明文献。

对该设计包括：

Verilog网单：aes_core.v

sdc时序文献：safe_all_post.sdc,safe_all.sdc

hejian.08工艺库：UMC_018

这里分别对其进行简朴的阐明，本次试验只需用到DC综合后的门级网单。

（1）DC综合后的网单文献（.V格式）

三、版图设计流程

3.1Designjmport

目的：读入设计所需要的库文献和设计文献

菜单操作：Design->designimport,如下图所示。

SoCEncountenTM)RTL-to-GDSIISystem8.1-/ho.

DesignEditSynthesisPartitionFloorplanPowerPlace(

impesign...

ImponRTL...

RestoreDesign

SaveDesianAs

Basic模式:

导入准备好U勺设计网单.v文献，CommonTimingLibraries,lef文献,TimingConsrtaintFile。

注：顶层模块可以自己手动添加，也可自动添加。

注意，该项目包括:

1）aes_core.v;

2）\UMC_018\GENERIC_CORE\FrontEnd\synopsys\fsaOa_c_generic_core_ttlp8v25c.lib

3）LEF文献注意次序：

header6_V55.lef（次序1）

fsaOa_c_generic_core.lef（次序2）

（次序3）

4）Safe_all_post.sdc

advance模式:

Power：填入版图里电源和地的线名。

ri|DesignImport-=用

Basic|Advanced

DelayCalculation

GDS

ILM

IPO/CTS

OpenAccess

iPuwer

|RCExtraction

补充阐明:

（l）PowerNets和GroundNetsU勺名字最佳和库里面J勺原则单元的电源和地l向pin名（可

在库文献里查）一致，这样背面做映射会比较以便。

（2）做到这里可以保留一下，直接点designjmport菜单里II勺SAVE保留，后缀是.conf,

下次直接Load进来，再进行修改，不用每次都这样麻烦地设置这样多选项。

SoCEncounter(TM)RTL-to-GDSIISystem8.1-/home/juhao/De^ktop/zhangIiang/aes_prpj/aes_core_bacl

DesignEditSynthesisPartitionEloorplanPo^er曰aceClockBou怆liming罚VerifyToolsHelpca

AllColors

阳学回回鬼画鬼&］鬼A里四引回叫加货

FPIanviewH

Module

Fence

Guide_______

Ot^truPguide|

Region

AreaDensity

Instance

StdCell

CoverCell

Block

IOCell国

AreaIOCell□

Net□

SpecialNet

Terminal

Ruler

Text

ReiFPIan

YieldCell

YieldMap

SDPConnect

上I(806633,178410)

3.2GlobalNetConnection

目的J：把原则单元，电源pad等版图中用到H勺cell的pin和电源於Jnet-----对应起来。

在encounter的工具列，按Floorplan->ConnectionsGlobalNet---

GlobalNetConnections-nx

ApplyReact£loocHelp

操作环节如下：

(1)PowerGroundConnection->Connect

Pins:VDD

(2)Scope

选中UnderModule

(3)ToGlobalNets:VDD

(4)选中Overridepriorconnection和VerboseOutput

(5)AddtoList

(6)把VDD改成GND,重做(1)到(5)步

(7)选中TieHigh,ToGbbalNets:VDD,AddtoList,表达VDD是电源高电平

(8)选中TieLow,ToGlobalNets:GND,AddtoList,表达GND是电源地

(9)点击Apply

补充阐明：

(1)有关pin/、J名字不一样『、J工艺要去工艺库文献查看cell口勺pin的名字

(2)GlobalNet即前面designimportH勺Advance模式Power菜单里申明的］电源net名。

(3)假如有PAD的话，要注意看一下工艺库文献里的PAD的pin名，也许会和原则

单元的不一样样，例如hejian工艺库口勺给core供电欧I电源Pad淤Jpin是VDD和VS5,

这样的话就要多做一步(1)至(5),把pinVSS和netGND连接起来

3.3FloorPlan

目的：对整个版图进行布局规划

菜单操作：选择FloorPlan^SpecifyFloorPlan,在弹出口勺对话框中对将要进行的设计进行一种

整体的规划。

对该设计，根据面积大小进行规划，宽是0.5,高是04,

如下对设定内容进行几点解释;

(1)Sizeby-)CoreSizeby-〉AspectRatio

选择Ratio(H/W)将给出一种整个布局区域的J宽长比，一般是一种长方形;

(2)CoreUtilization

用Sizeby-〉CoreSizeby-)AspectRatio->CoreUtilization选项确定芯片面积日勺大小，

CoreUtilization表达core面积H勺运用率，面积容许口勺话，其数值越低,则芯片面积越大,用

于布线的面积越宽松，布线越轻易通过，一般选择0.7左右。这是决定芯片面积大小，能否

布局布线成功关键日勺一步。

假如事先大体懂得芯片的面积规划，可以直接选择widthandheight进行布局规划

（3）CoreMarginsby:

选择Coreto10Boundary,设置core和芯片边缘口勺间隔，这个间隔是用来放置Core

的电源环的I。因此需要根据背面口勺电源环，电源环间距等参数综合来决定。这里选择20

（由于我背面H勺电源环宽度是7,电源环间距是2,电源环距边缘的。ffset是2）。这个位

置同样会用来走输出pin内连线，间距最佳尽量大，以保证走线没有问题

（4）StandardCellRows/EDouble-backrows

图示选择表达隔行row将进行翻转，以保证靠在一起的部分同为power或ground。

（5）RowSpacing:表达吁与行之间H勺间距，这里选择默认的0；

（6）Rowhight：表达行的高度。这里选择默认的5.04。

点击OKo

实时保留环节过程，便于退回操作，如下图所示。

3.4AddPowerRings

目的：添加core的电源环和地环，在数字原则单元区域的周围放置powerring,用于提供数

字部分的电源和地。

菜单操作：按Power->PowerPlanning->AddRings***

AddRings

BasicAdvanced|ViaGenerafaon

有关设置如下：

在弹出欧J选单中，RingCcnfiguraticn里面需要填写PcwprRing的宽度、间距,金属层等

数据信息，一般要视实际需求而定

Layer：表达电源环所在的J金属层，-一般选择金属3和金属4。

Width表达电源环H勺线宽，尽量宽某些，这里选择7。

Spacing表达两根电源环的间距，这里选择2。

Offset表达电源环和core之间日勺距离，选择2,或者也可以选择CenterinchanneL

点击apply,电源环和地环出目前core的周围，如下图所示。最外围的虚线定义了芯片

的J大小。

3.5AddStripes

目的：用于在芯片中插入某些横口勺竖的电源线，保证供电。

菜单操作：Power->PowerPlanning->AddStripes---,

3AddStripes回也

BasicAdvancedViaGeneration

注意:

Layer:metal4

With:4

Spacing:0.5

Set-to-setdistance:250

Xfromleft:25O

单击OK。

fni-953%

Wftse"stsboxM

3.6PlacementBlockage

目的J：在电源的Stripes和RoutingH'、JblockageH勺地方放置某些blockage,防止在这些地方

place原则单元。（个人理解供参照）

菜单操作：Place->Specify->PlacementBlockage---,金属层M1-M6全选。

阐明：这一步可选。本试验中设置该项为M1-M4。

SpecifyPlacement^>ckageforShipandRoutir日回回‘

SpecifyPlacementBlockageforStripandRoutingBlockage

M1,

M2・

M3・

M4・

M5|

M6」

OKICancelIHelp

单击OK。

3.7Placement

目的：放置原则单元。

菜单操作：Place->StandardCellsandBlockages

设置如下图所示:

OKIApplyIModeIDefaultsICancelIHelp

可以设置CPU个数，如下所示:

两次单击OK,原则单元已经放置到core中，如下图。

匈的回义盘里］1旦阿

补充阐明：

(1)做完这一步，可以用Place-)checkPlacement菜单操作查看原则单元放置状况。

(2)Design->Save-)Place,保留Place这一单步，后缀是.fp；

或者直接Design->SaveDesign,保留目前整个版图，后缀是.enc,自己取名

字。

(4)由「Place日勺时候会同步做时序优化，因此保证在笫4步designImport里面已经指定

好IPO的|footprint,否则没法做优化。

3.810Filling

目附设置I。引脚位置。

菜单操作：save-iofile,修改文献，导入iofile。

补充阐明：

（1）假如没有10文献,版图会自动摆放pan或pin；可以先不加此文献，从版图中导

出一种，再修改。

（2）假如没有PAD,就是定义PIN的位置。把“pad”改成“pin”即可。

（3）10文献Offset指的是偏离左下角的平移（水平或者垂直）距离

（3）10文献Orient指的是PAD日勺方向。这个很重要，万一写错了那PAD的位置也就放反

了，这样是会出错的。因此放完PAD之后可注意看一下PAD的方向，万一不对旋转一下方

向即可。措施是鼠标左键双击pad,出来如下菜单,选择其中H勺Orientation,可以转动方向,

R180指转动180度，必须转动至是PAD由Jpin朝core的方向（由于以便和core内部日勺单元

连线）。

3.9SpecialRoute（SRoute）

目的：把原则单元的电源以及给core供电U勺电源pad和core电源环连接起来。

菜单操作:Route->SpeciclRoute…

对该设计，TopLayer:4

有关设置:

(1)Route正PADpins:把给core供电的J电源pad的Jpin和core电源环连接起来。本次试

验该项不用设置，由于没有定义Pad。

(2)Route正StandardCelpins:把原则单元欧J电源pad的Ipin和core电源环连接起来。

由于软件已经自动生成，只需点击0K即可。

从上图中可以看到此时pin已经被自动放置好了，假如需要重新布局，可以保留既有设置,

再对其进行修改。

3.10Pre-CTSOptimization

目的：进行时序检查，若不满足规定则进行时序优化。

菜单操作：Timing-Optimization,选择Pre-CTS

OptimizationType:选择Setup或Hold来对Setup或Hold时间进行时序优化。

单击OK

［三］四曲则典］包麻

3.11Creatdocktreespec

目的：生成时钟树所需的ctstch文献。

操作：Clock->DesignClock->GenSpec

补充阐明:

(1)这里填的IBufferfootprint和Inverterfootprint是插入buf和inv由JFootprint以

供时钟树生成时用。一般工艺库里会有专门的时钟buffer,可以去工艺库文献查看

名字，若库中没有只能用一般buffer替代。

注意：对该设计，选择除P开头以外FI勺所有单元。

（2）这一步会在目前目录下生成时钟树文献ctstch,其中包括了设计对于时钟日勺规定。

（3）可以根据设计需要修改.Ctstch文献

（4）各参数含义如下

CLK

load：

01/\/A

BBimninuimdelay

load20cmaximumdelay

maximumskew

loadnD

rraisetime

falllime

SynthesizeClockTree回回区

BasicAdvanced

ClockSpecificationFiles：GenSpec...

ResultsDirectory：|clock_report

OKApplyModeLoadSpecClearSpecCancelHelp

单击OK。

Advance:LoadPostCTSTimingConstraint:safe_all_post.sdc

3.12ClockTreeSynthesis

目的j：综合生成时钟树

菜单操作：

第一步：Clock-specifyclocktreespec

阐明：这一步指定上一步产生的J.ctstch文献，encounter按照这个文献设定的J时钟特性自动

产生时钟树的布局布线，插入buffer提高时钟树口勺驱动能力，改善时钟信号延时特性。

第二步：SynthesizeClockTree

点击OK即开始时钟树综合，这一步运行时间相对较长。

补充阐明：

(1)做完这一步可以杳看时钟树生成状况。菜单操作:Clock-clocktreebrowser0

-〉在specifiedclocklist里选elk,

->在routeselection里选dockrouteonly.

-＞点OK,则会弹出clocktreebrowser：elk,里面显示了时钟树综合后日勺电路的时钟网络布

局状况。

-＞可以通过edit和display进行编辑和显示更多的时钟树信息

（2）可以通过这一步生成的.ctsrpt文献查看时钟网络构造和延时以及skew状况

（3）Clock-＞Display可以查看时钟树在设计电路中日勺分布状况。

单击0K。

3.13Post-CTSOptimization

目的：进行时序检查，若不满足规定则进行时序优化。

菜单操作：

第一步：Timing-TimingAnalysis

DesignStage：选择Post-CTS

AnalysisType：分别选择Setup和Hold进行时序分析，通过查看生文献里面的时序汇报文献

来查看设计的I时序。假如存在Violation,要进行下一步的时序优化，否则反标sdf的I后仿也

许会出错。

第二步：Timing-Optimization

DesignStage：选择Post-CTS

OptimizationType:选择Setup或Hold来对Setup或Hold时间进行时序优化。

补充阐明：

(1)假如Violationpath不是诸多，也可以先进行下一步布线(Nanoroute),由于布线

自身会进行一定优化，并且布完线后还可以进行Post-RoutOptimization。一般布线后Violation

path后减少诸多。

(3)保证在第4步designimport里面已经指定好IPO的footprint,否则没法做优化，或者

也可以优化前先执行脚本:SetBufFootprintbuf。

Optimization回⑻

,Pre-CTS♦Post-CTS7Post-Route

OptimizationType

・Setup」Hold

vIncremental4

.DesignRulesViolations

・MaxCap

■MaxTran

」MaxFanout

JIncludeSISIOptions.

QK|apply|ModeDefaultCloseHelp

3.14TrailRouting

目的：进行初步的布线。

菜单操作：Routing--trialroute

注意：max.routelayer:4

单击OK。

iLn,

3.15NanoRouting

目欧J：完毕细致H勺布线。

菜单操作：Route--NancRoute—>Route

OKIApplyICancelHelp

3.16Post-RouteOptimization

目的布线后再次检查时序,若有violation,再次进行优化。

补充阐明：

(1)措施和时钟树后口勺post-CTS日勺optimization同样,这里不再赘述。

(2)必须优化至没有violation为止(Slack全为正)。

(3)做时序优化和分析会先自动进行RC参数提取

3.17AddFilling

目的：放置Filler,使得所有的row卜各个cellH勺电源连通、地连通

菜单操作：Place-Physicalcell-AddFiller

注意:FILLER6432168421H勺次序问题，由大到小。

3.18生成SDF时序文献

目的：产生sdf时序文献作后仿反标时序用。

补充阐明：

假如是第一次做这个，需要先计算提取RC参数。(或者先做TimingAnalysis)

(1)Timing-SpecifyAnalysisCondition-SpecifyRCExtractionMode设置

RC参数提取模式

(2)Timing-ExtractRC

这一步生成了.c叩文献，包括提取的RC参数

(3)Timing-specifyanalysiscondition—specifydelaycalculationmode(default设置)

(4)Timing-CalculationDelay

3.19Verifyconnectivity

目的：对整个版图的连接进行粗略in检查

菜单操作：

Verify-)Verifyconnectivityu

这一步一般不会出什么问题，若有问题一定要处理，否则DRC不能通过。

3.20VerifyGeometry

目的：对整个版图的线宽，间距，短路等状况进行检查，类似于DRCH勺功能。

菜单操作：Verify-〉VerifyGeometry

(1)这一步类似于DRC,一般这一步检查出错没有排除的话DRC也会有类似的错误。

(2)这一步必须在nano-oute之后做。

(3)假如有错的话，版图上会出现白色的小叉，一般core中出现H勺错可以通过优化排除。

措施如下:

Route->NanoRoute->Route,选中弹出菜单中的）AreaRoute选项，然后用鼠标单击Select

AreaandRoute,然后带着鼠标回到版图，按着鼠标左键选中有白色叉的周围一小块，放开

鼠标。此时Encounter就会对这一小块电路重新进行布线优化，大多数状况卜会将错误排除。

3.21ExportFiles

导出文献类型:

GDSII文献一一可以在模拟版图中作为一种完整单元进行调用

Verilog文献一一LVS,以及版图级仿真过程中都要用到

菜单操作：Design—Save—Netlist

)■SaveNpdist

■IncludeIntermediateCellDefinition

■IncludeLeafCellDefinition

NetlistFile：|ae$_core.v

OKICancelIHelp

菜单操作：Design一Save一GDS

OutputStreamFile：给gds文献命名，后缀是.gds^接下来就可以进行版图验证了，这里

不对其进行阐明。

注意：

1)OutputFile:后缀是.gds;

2)MapFile:layer_map_fill是自己提供的)文献；

3)MergeFiles:\UMC_018\GENERIC_CORE\BackEnd\gdsii\

四、DRC校验

4.1库文献的准备

L180_memory_rules_Vl.txtDRC-L/X-004-1P6M-CALIBRE-2.11-P1

DRC-LA-004-1P6M-CALIBRE-2.11-P1,DRC-MA-002-lP6M-MMC-Calibre-2.10-p3o

4.2根据设计准备所需文献

,gds文献。

4.3修改库文献途径

NewOpenSavePrint1UndoRedo1CutCopyPasteFindReplace

BDRC-LA-004-1P6M-CALIBRE-2.11-P1x

//Notice:ForANTENMAcheck,Seehjtc_ant_0.18um_Metal*_calibre-l.0-P3.cal:

//Notice:ForPADrules,ReferHJTCSPECNo:GLR-077

//////////////////////////////////////////////////////////////////////

//INPUTLAYERSreferto180nm_layers_v2.6.cal

INCLUDE180nm_layers__v2.6.cal

〃================================

//===SetupDefaultsforDRC===

夕了一二

LAYOUTPATH"/home/juhao/Desktop/zhangliang/aes_proj/drc2/aes_core.gds”

LAYOUTPRIMARY"aes.core"

DRCRESULTSDATABASE"aes1db"DASCII

DRCCHECKTEXTCOMMENTSRFI

DRCKEEPEMPTYNO

DRCMAXIMUMRESULTS1000

DRCMAXIMUMVERTEX199

DRCTOLERANCEFACTOR.003

DRC-MAOO2-lP6MMMC-Calibre-2.1O,p3

//INuLe.x.meupLiuiiax•tZKR_itttLdXOui/I.up*忙Id工xu^»curUTBXJTTC1.dyOUL

2.Theoptional20KAmetal6ortopmetallayerisusedfortheRFBOAC

^DEFINE8KA_T0P_METAL//TOswitchDRCto8KA_I0P_METAL

//#DEFINE12KA_TOP_P[£TAL//ToswitchDRCto12KA_T0P_METAL

//#DEFINE20KA_TOP_METAL//ToswitchDRCto20KA_T0P_METAL

〃===========================

//===SetupDefaultsforDRC

[I===========================

LAYOUTPATH"/home/juhao/Desktop/zhangliari|aesi，roj/drc2/aes_core.gds”

LAYOUTPRIMARY,,aes,core

DRCCHECKTEXTCOMMENTSRFI

DRCKEEPEMPTY

DRCMAXIMUMRESULTSioog

DRCMAXIMUMVERTEX199|

DRCRESULTSDATABASEaesASCII

DRCSUMMARYREPORTaes・sum

DRCTOLERANCEFACTOR.0031

4.4启动calibre

ipgroup:/home/juhao/Desktop/zhangliang/aes_proj/aes_core_backend/drc/>calibre-drc-hierDRC-MA-002-1P

6M-MMC-Calibre-2.10.p3

（有白叉叉）

ipgroup:/home/juhao/Desktop/zhangliang/aes_proj/aes_core_backend/drc/>calibre-drc-hierDRC-LA-O34-1P

6M-CALIBRE-2.11-P1|

（没有问题）

4.5encourage打开查看汇报

菜单操作：Tools—LoadViolationReoprt

设置：typeCaliber

FileName:xxx.db

LoadViolationReport[BiElia)

-

FileName:旦1

Type：♦