CN113826205B 基于iii族氮化物功率半导体的异质结功率器件及其制造方法、及具有至少三个端子的异质结芯片 （剑桥氮化镓器件有限公司）

2021.11.05PCT/EP2020/0627102020.05.07WO2020/225362EN2020.11.12US2014091312A1,2014.04.03WO2019012293A1,2019.01.17基于III族氮化物功率半导体的异质结功率本公开涉及GaN技术中的功率半导体器件。本公开提出集成的辅助(双)栅极端子和下拉网阈值电压GaN晶体管具有高压有源GaN器件和低的辅助低压GaN的源极(12)连接的栅极(10)晶体管和作为外部高压漏极端子(9)的漏极以及作为具有连接至漏极(第二辅助电极16)的用作外部栅极端子的栅极(第一辅助电极15)。在实施例中，用于关断高阈值电压GaN晶体管的下拉网络由附加的辅助低压GaN晶体管2第二附加端子，与所述第一附加端子横向间隔开并操作性地连接至所述第二III族氮所述异质结功率器件还包括有源米勒钳位器，该有源米勒钳位器包括逻辑逆地连接在所述第二辅助异质结晶体管的漏极端子与所述有源异质结晶体管的第二端子之3第二端子，在第一维度上与所述第一端子横向间隔开并操作性地连接至所述III族氮8.根据权利要求4所述的异质结功率器件，还包括操作性地连接在所述第二辅助异质结晶体管的漏极端子与所述有源异质结晶体管的第压器增强模式的至少两个电阻器和有源地开关的低压增强模式晶体管的源极端子与所述有源异质结高压晶体管的源极端一辅助异质结晶体管的第一附加端子与所述有源异质结晶体所述有源地开关的低压增强模式晶体管的栅4在所述衬底上或在另外的衬底上形成第一辅助异质结晶体管，所第二附加端子，与所述第一附加端子横向间隔开并操作性地连接至所述第二III族氮在所述衬底或所述另外的衬底上形成第二辅助将所述第二辅助异质结晶体管与所述第一辅助异质结晶体管操作性将所述第一辅助异质结晶体管的第一附加端子与所述第二辅助异质结晶体管的源极将所述第一辅助异质结晶体管的第二附加端子与所述第二辅助异质结晶体管的漏极提供有源米勒钳位器，该有源米勒钳位器包括逻辑逆变器和用作下拉网至少一个主功率异质结晶体管，其中，所述至少一个主功至少一个主功率异质结晶体管的内部栅极端子以及所述控制下拉电路，包括至少一个非线性元件和至少一个下拉电路与所述至少一个第一低压异质结晶体管的内部栅极端子以及所述至少一个主功有源米勒钳位器，该有源米勒钳位器与所述主功率异质结5其中，所述辅助栅极和电流控制电路至少部分地控制其中，所述电流控制电路至少部分地控制进入所述下拉电路个第一低压异质结晶体管的栅极电压以对所述至少一主功率异质结晶体管的内部栅极电所述分压器具有与所述至少一个第二低压异质结晶体管的内部栅极连接的至少一个至少一个主功率异质结晶体管的内部栅极、以及所述控制端子中的至少一个操作性地连其中，所述电阻和所述至少一个第三低压异质结晶体管中的述电流控制电路中的至少一个包括至少一个低压耗尽模式异质结晶632.根据权利要求19所述的异质结芯片，其中所述至少一个米勒钳位低压晶体管的漏极端子与所述至少一个主功率异质结晶体管的内部栅极操作其中，所述一个或多个单片集成温度补偿电路各自减少温7[0001]本发明涉及一种功率半导体器件，例如涉及一种异质结构的氮化铝镓/氮化镓60V和超过1A。这些值使功率器件与低功率器件非常不同，低功率器件在低于5V的电压和ggc=3.3MV/cm如果与具有相同击穿电压的硅基器件相比，该高临界电场可以导致在异质界面处形成二维电子气（2DEG在该异质界面中载流子可以达到非常高的迁移率(μ标准硅晶片4上外延生长的AlGaN/GaN异质结构的横向三端子器件。尽管GaN和Si之间存在8[0008]典型的pGaN栅极器件具有约1.5至2VVth而上边界由栅极接通并且相当大的电流开始流过它的点来限制。在升高的温度下阈值电压更稳定，并且通过控制AlGaN层的厚度有可能达到高达2.3V的Vth。尽管这是获得稳定阈值电压的有趣工艺技术，但是当达到Vth>2V时，它的确会影响9体管的漏极端子与GaN器件的高压漏极端子连接。这种连接的含义是驱动器件将必须在阻地）之间添加3ka电阻器。[0020]本发明的目的是提出一种用于p栅极GaNE-模式晶体管同时导致以下特征的解决考虑但不限于pGaN栅极E-模式技术来讨论本选为低压器件其中高压GaN器件具有与集成的辅助GaN的源极连接的栅极晶体管和作为外部高压漏极端子的漏极以及作为外部源极端子的源极，而辅助GaN晶体管具有连接至漏[0029]并且包含至少一个具有内部栅极（其源极和漏极分别与GaN芯片的低压和高压端[0030]辅助栅极电路具有与所述至少一个主功率异质结晶体管的内部栅极的一个连接、[0031]下拉电路具有与电流控制电路连接的至少一个连接以及与所述至少一个主功率质结晶体管的栅极电压以钳位至少一个主功率异质结晶体管的内部栅中高压有源GaN器件（主功率异质结晶体管）的栅极与集成的辅助氮化镓晶体管的源极连端子的电位的限制通过适当地设计电流控制块和下拉电路块来定义，使得当外部栅极端子助栅极HEMT的漏极端子连接，而耗尽模式HEMT的栅极端子与辅助栅极HEMT的栅极端子连可以包括与电流源中的电阻元件串联或并联的耗尽模式HEMT或增强[0046]下拉电路块还可以包括用于补偿或减少温度对下拉电路块上的电压降的影响的[0056]4.第二端子，与所述第一端子横向间[0061]8.第二附加端子，与所述第一附加端子横向间隔开并操作性地连接至所述第二一辅助异质结晶体管的第一附加端子与第二辅助异质结晶体管的源极端子操作性地连接，而所述第一辅助异质结晶体管的第二附加端子与第二辅助异质结晶体管的漏极端子操作率器件的阈值电压的增加和/或第一附加端子的工作电压而2DEG连接形成在第一和第二附加端子下方的2[0069]有源栅极区可以被配置为通过第一和第二附加端子之间速dV/dt或防止由di/dt效应引起的[0070]第一附加端子和辅助栅极区可以被配置为使得一部分电位用于形成辅助2DEG连[0071]第一III族氮化物半导体区可以包括与第一端子、有源栅极区和第二端子直接接[0072]第二III族氮化物半导体区可以包括与第一附加端子、辅助栅极区和第二附加端[0082]异质结功率器件还可以包括并联连接在辅助异质结晶体管的第一和第二附加端[0086]除了外延/工艺修改之外，还可以通过布局修改来调整这里被称为器件阈值电压[0087]备选地，使用不连续pGaN岛的常开耗尽器件可以通过将栅极和源极连接在一起纳米的数量级或者HEMT的连接在二极管配置中的源极可以具有肖特基接触部。[0092]通过第二辅助异质结晶体管的下拉网络还可以包括在第二辅助晶体管的栅极和加电阻元件通过在关断期间产生第二辅助晶体管栅极端子的与第二辅助晶体管漏极端子[0093]通过第二辅助异质结晶体管的下拉网络还可以包括在第二辅助晶体管的栅极和在关断期间产生第二辅助晶体管栅极端子的与第二辅助晶体管漏极端子相比增加的电位压增强模式晶体管的两个电阻器。有源地开关的低压增强模式晶体管的漏极源极路径连接在有源功率晶体管的栅极和源极之间。分压器连接在第一辅助异质结晶体管的第一附加端极端子免受过压事件的影响。[0096]异质结功率器件还可以包括由电流感测电阻器和有源地开关的低压增强模式晶动器信号较高时，米勒钳位中有源地开关的晶体管的栅极上的偏置较低（因此其电阻很高反之亦然。（高压）晶体管不同，辅助异质结中的源极和漏极可以是对称的或以类似的方式制作和布于III族氮化物半导体的异质结功率器件和根据前述方面的辅助低压晶体管，但其中辅助[0113]异质结GaN芯片还可以包括集成的下拉电路块。下拉电路块可以连接在辅助HEMT设计被设置为下拉电路上的电压降和/或辅助HEMT上的电压降具有更小[0124]在另外的实施例中，下拉HEMT的栅极由外部电路或由集成在GaN器件上的附加电[0126]根据本公开的另一方面，提供了一种基于III族氮化物半导体的异质结功率器件[0135]17.第二附加端子，与所述第一附加[0141]将所述第一辅助异质结晶体管的第一附加端子与所述第二辅助异质结晶体管的[0142]将所述第一辅助异质结晶体管的第二附加端子与所述第二辅助异质结晶体管的[0144]该方法还可以包括在形成第二III族氮化物半导体区的同时形成第一III族氮化[0149]图2示出了所提出的公开的根据本公开的一个实施例的有源区的横截面的示意性[0150]图3示出了所提出的公开的如在图2的示意性横截面中所示的一个实施例的电路[0154]图5示出了所提出的公开的另外实施例的电路示意性表示，其中辅助晶体管的漏[0155]图6示出了所提出的公开的另外实施例的电路示意性表示，其中第二辅助晶体管[0156]图7示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体[0157]图8示出了所提出的公开的另外实施例的电路示意性表示，其中在辅助晶体管的[0158]图9示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体压器的两个电阻器和有源地开关的低压增强模式晶体管组压器的两个电阻器和有源地开关的低压耗尽模式晶体管组[0164]图15示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻[0165]图16示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻[0166]图17示出了现有技术中提出的可以用作有源地开关的晶体管的耗尽模式器件的[0168]图19示出了在二极管模式下工作的具有图18所示的pGaN岛的耗尽模式器件的有[0170]图21示出了所提出的公开的根据本公开的另一个实施例的有源区的横截面的示[0171]图22示出了所提出的公开的如在图21示意性横截面中所示的一个实施例的电路具有电阻元件与电容元件并联的电阻元件，并且其中下拉电路包括阈值乘法器配置中的调节器的输出，将来自第一附加端子的电压限制为针对逆变器电路中包括的集成的GaN极端子第二辅助晶体管的源极连接第一辅助晶体管的源拉电路块的辅助栅极结构。[0192]图43示出了所提出的公开的另外实施例的框图，其中根据本公开的GaN芯片功率[0193]图44示出了所提出的公开的另外实施例的框图，其中根据本公开的GaN芯片功率[0194]图2示出了所提出的公开的根据本公开的一个实施例的有源区的横截面的示意性骤以允许高质量III-V族半导体材料的后[0196]高p掺杂的III-V族半导体的第四区11形成为与第三区1接触。这具有在器件无偏[0197]表面钝化电介质7的一部分形成在第四区1之上以及在漏极端子9和源极端子8之2钝化层6形成在表面钝化电介质7以及源极端子8和漏极端子9上方。[0199]包含铝的摩尔分数的III-V族半导体的第五区17位于辅助形成在将被称为辅助栅极的区域中。辅助器件210的该AlGaN层17可以与有源器件205中的可以与有源栅极pGaN层11相同或不同。可能不同的关键参数包括但不限于pGaN掺杂和沿x[0201]沿竖直切割线向下形成隔离区13。这切断了形成在有源器件205中的2DEG与形成[0202]第一附加端子16布置在辅助器件210的第五区17之上并与第五区17物理接触。这栅极端子15相同的电位处。第二附加端子12还布置在辅助器件210的第五区17之上并与其子12与有源器件205的有源栅极端子10之间的互连可以在第三维度上进行，并且在工艺中第二附加端子12之间的辅助2DEG层以及辅助p-GaN栅极14下方的部分由施加到辅助栅极端[0208]图3示出了所提出的公开的如在图2的示意性横截面中所示的一个实施例的电路2钝化层联连接在辅助晶体管的漏极16和源极12之间。在将有源GaN晶体管的栅极端子10连接至地[0210]图5示出了所提出的公开的另外实施例的电路示意性表示，其中辅助晶体管的漏[0211]图6示出了所提出的公开的另外实施例的电路示意性表示，其中第二辅助晶体管[0212]图7示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管34的漏极端子12和栅极端子10之间添加了电阻器41。该实施例的许多特征与图6的特征极端子10的与第二辅助晶体管漏极端子12相比增加的电位来执[0213]图8示出了所提出的公开的另外实施例的电路示意性表示，其中在辅助晶体管的[0214]图9示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子12和栅极端子10之间添加了第三辅助晶体管58。该实施例的许多特征与图82钝化层体管58通过在关断期间产生第二辅助晶体管栅极端子10的与第二辅助晶体管漏极端子12管的漏极端子12和栅极端子10之间添加了第三辅助晶体管59。该实施例的许多特征与图82钝化层体管59通过在关断期间产生第二辅助晶体管栅极端子10的与第二辅助晶体管漏极端子122钝化层护有源栅极端子免受过压事件的影响。2钝化层2钝化层2钝化层实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加的下拉网2钝化层实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加的下拉网[0227]图22示出了图21的结构的示意性示出，并且该图对应的特征使用相同的附图标[0229]辅助栅极电路510可以通过第一连接至少与一个主功率异质结晶体管500的内部辅助栅极电路510的第三连接可以将辅助栅极电路510的低压异质结晶体管的内部栅极与[0230]除了与辅助栅极电路连接的至少一个连接之外，下拉电路520还可以包括与电流控制电路连接的至少一个连接、以及与主功率异质结晶体管500的源极端子连接的至少一[0231]电流控制电路530可以包括与控制端子、辅助栅极电路510和下拉电路520中的每[0232]辅助栅极510可以部分地控制进入主功率异质结晶体管500的内部栅极的电压和以进一步确定施加到辅助栅极510的低压异质结晶体管的内部栅极的电压电平。下拉电路或经由下拉电路块520与有源器件块500态电阻的情况下增加阈值电压。[0236]图24示出了根据本发明的一个实施例的外部栅极电压偏置（GaN芯片控制端子偏[0238]当外部栅极16偏置电压达到预先设计的电平时，下拉电路块520开始工作并将辅助晶体管的栅极15朝向有源晶体管源极端子8的电位拉动。辅助晶体管在这种情况下具有式HEMT的漏极和辅助栅极块HEMT的栅压二极管并联在辅助晶体管的漏极16和源极12之间。在将有源GaN晶体管的栅极端子10连HEMT的电流源以及电阻器。电阻的值可以被调整以设置可以流过电流源的最大电流电平。下拉电路520c包括阈值乘法器配置中的号较高时，电流源的包含提供在高压晶体管500的有源栅极上实现的钳位电压值中的温度中与增强模式下拉HEMT的漏极端子连接——备选地与在控制块的电流源中使用的耗尽模[0249]实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加可以施加到反相晶体管的栅极的电压信号的上限可以低于外部栅极信号。Vg到逻辑块540可以用于将外部栅极电压信号降低到适合与p-GaN技术增强模式HEMT一起使用的电压信[0251]当逆变器的输出较高时，集成的米勒钳位晶体管可以将接近VDD的信号接收到其DC步骤550可以集成到GaN芯片多块功率器件中以将VDD轨降低到期望的电值乘法器配置中的HEMT。该实施例所示的GaN芯片多块功率器件的操作与图25所示的器件件1000a相比，在该实施例中在辅助栅极块中使用耗尽模式晶体管在为GaN芯片功率器件3000a提供增加的阈值电压方面可能不那么有效。当有源栅极上的电位较高并且外部栅极断路径作为器件的关断网络的一部分的方面可以络的第二辅助晶体管。电流控制块630e包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路620e包括阈值乘法器配置中的HE施例中，在高压晶体管500的接通期间，包括作为附加电流路径的第二耗尽模式辅助晶体有源栅极端子而不是前述实施例中的下拉增强模式HEMT[0257]图38示出了另一种用于在下拉增强模式HEMT开始工作之前调整有源栅极端子上栅极端子上的电压。该附加的阈值乘法器可以备选地使用一个或多个串联的二极管来实[0263]图43示出了所提出的公开的另外实施例的框图，其中GaN芯片功率器件35的任何[0264]图44示出了所提出的公开的另外实施例的电路示意性表示，其中根据本公开的示出的每一个特征，无论单独或者与本文公开或示出的任意其他特征进行任意合适组合，[0269][1]U.K.Mishraetal.,GaN-BasedRFpowerdevicesandamplifiers,Proc.IEEE,vol96,no2,pp287-305,2008.[0270][2]M.H.Kwanetal,CMOS-CompatibleGaN-on-SiField-EffectTransistorsforHighVoltagePowerApplications,IEDM,SanFran.,Dec.2014,pp17.6.1-17.6.4.[0271][3]S.Lencietal.,Au-freeAlGan/GaNpowerdiode8-inSisubstratewithgatededgetermination,Elec.Dev.Lett.,vol34,no8,pp1035,2013.[0275][7]Y.Uemoto,M.Hikita,H.Ueno,H.Matsuo,H.Ishida,M.Yanagihara,T.Ueda,T.Tanaka,andD.Ueda,IEEETrandK.Kim,Proc.ISPSD,Bruges,Belgium,p.41(2012).[0277][9]M.J.Uren,J.Moreke,andM.Kuball,IEEETrans.Electron[0278][10]L.Efthymiouetal,Onthephysicaloperationandoptimizationofthep-GaNgateinnormally-offGaNHEMTdevices,Appl.Phys.Lett.,110,[0279][11]GS66504B,GaNSystems,Ottawa,Canada.[0281][13]L.Efthymiouetal,OntheSourceofOscillatoryBehaviourduringSwitchingofPowerEnhancementModeGaNHEMTs,Energies,vol.10,no.3,2017.[0282][14]F.Lee,L.Y.Su,C.H.Wang,Y.R.Wu,andJ.Huang,“Impactofgatemetalontheperformanceofp-GaN/AlGaN/GaNHighelectronmobilitytransistors,”IEEEElectronDeviceLett.,vol.36,no.3,pp.232–234,2015.Murphy,W.J.Schaff,L.F.Eastman,R.Dimitrov,L.Wittmer,M.StutzmW.Rieger,andJ.Hilsenbeck,“Two-dimensionalelectrongasesinducedbyspontaneousandpiezoelectricpolarizationchargesinN-andGa-faceAlGaN/GaNheterostructures,”J.Appl.Phys.,vol.85,no.6,p.3222,1999.[0284][16]Okita,H.,Hikita,M.,Nishio,A.,Sato,T.,Matsunaga,K.,Matsuo,H.,Mannoh,M.andUemoto,Y.,2016,June.ThroughrecessedandregrowthgatetechnologyforrealizingprocessstabilityofGaN-GITs.InPowerSemiconductorDevicesandICs(ISPSD),201628thInternational[0285][17]Lu,B.,Saadat,O.I.andPalacios,T.,201integrateddual-gateAlGaN/GaNenhancement-modetransistor.IEEEElectronDeviceLetters,31(9),pp.990-992.2013.DynamiccharacterizationsofAlGaN/GaNHEMTswithfieldplatesusingadouble-gatestructure.IEEEElectronDeviceLetters,34(2),pp.217-219.May.Designofenhancementmodesingle-gateanddoublegatemulti-channelGaNHEMTwithverticalpolarityinversionheterostructure.InPowerSemiconductorIEEE.[0288][20]Xiaobin,X.I.N.,Pophristic,M.andShur,M.,PowerIntegrations,Inc.,2013.Enhancement-modeHFETcircuitarrangementhavinghighpowerandhighthresholdvoltage.U.S.Patent8,368,121.[0289][21]GaNSystems,GN001ApplicationGuideDesignwithGaNEnhancement