CN113921597B 半导体装置以及半导体装置的制造方法 （新电元工业株式会社）

US2017062604A1,2017.03.02本发明的目的是提供一种能够使组装有半地应用于各种电气设备的缓冲电路内置型半导体基体110；源电极120；漏电极130；多个沟槽的侧壁上的栅极绝缘膜172配置在沟槽内；第二第二电极160从平面上看被形成为条纹状，多个2半导体基体，具有第一导电型的漂移层、形成在所述漂移层表面多个第一电极，隔着分别形成在所述多个沟槽的第一绝缘区域，形成在所述沟槽的所述底部与所述第一电极之第二绝缘区域，延展于所述第二电极与所述第一电所述第二电极为缓冲电极，且被配置在隔着所述第二绝缘区域与所其中，所述沟槽的所述侧壁与所述第二电极之间的所述第其中，所述第二电极的至少一部分被配置在未形成有所述沟屏蔽电极，在所述沟槽内的所述第一电极与所述沟槽的底部之其中，所述半导体基体进一步包括：在比所述基极区域的相邻的所述第二导电型柱区域之间的所述漂移层构成第一3其中，所述第二电极的下表面的深度位置比所述源极区域8.一种半导体装置的制造方法，用于制造权利要求1至7中任意一项所述的半导体装第一绝缘膜形成工序，通过在多个所述沟槽各自的底部以第一电极形成工序，在所述沟槽内隔着所述栅极绝缘膜形第二绝缘膜形成工序，在所述沟槽的侧壁上的所述第一绝缘膜第二电极形成工序，在所述第一电极的上方以与所4成在基极区域913表面的n型源极区域914；源电极920，形成在半导体基体910的一个表面体装置)串联连接而成的半桥电路，电阻和电容器串联连接后的缓冲电路与各个开关元件5[0026]第一绝缘膜形成工序，通过在多个所述沟槽各自的底部以及侧壁形成第一绝缘6[0037]图3是用于说明实施方式一涉及的半导体装置100中的缓冲电路的图。其中，图3(a)是展示半导体装置100的寄生静电电容的图，图3(b)是展示半导体装置1[0051]图17是用于说明变形例三涉及的半导体装置105的图。在图17中，省略了漏极指7栅极焊盘GP的边邻接的一边向另一边(图1(a)中从上边到下边)延伸的带状栅电极150以及缓冲电极160以纵跨单元区域A1的方式被形成为照图1)、以及栅极指GF。在周边区域A2的外缘部分，未形成有半导体基体110的基极区域[0063]漏极引出布线162形成在从平面上看呈带状的缓冲电极160的两端(参照图2(a)漏极引出布线162由含有与后述的缓冲电极160相同浓[0064]漏极焊盘DP形成在后述的第三绝缘区域176(层间绝缘膜)上。在漏极焊盘DP正下方的第三绝缘区域176上形成有接触孔，漏极焊盘DP经由该接触孔内的金属塞Pg与半导体[0065]漏极指DF被形成为从平面上看从漏极焊盘DP包围单元区域A1(参照图1)，并形成在第三绝缘区域176上(参照图2(a))。在漏极指DF正下方的第三绝缘区域176上形成接触极引出布线152由含有浓度与后述的栅电极150相同的杂质的多晶176上形成有接触孔，栅极指GF经由该接触孔内的金属塞Pg与栅极引出布线152连接(参照8质浓度为1×1018cm-3～1×1021cm-3(例如1×1019cm-3)。未形成有沟槽140的区域的漂移层[0072]源电极120隔着第三绝缘区域176形成在半导体基体110的一个表面侧，并通过形成在第三绝缘区域176的接触孔内的金属塞Pg与源极区域114和基极区域113接触。源电极被形成在半导体基体110的另一个表面侧(低电阻半导体层111的表面上)。漏电极130由按140的最底部位于比漂移层112与基极区域113之间的pn结的位[0074]栅电极150隔着分别形成在多个沟槽140的侧壁144(侧壁中的下侧)上的栅极绝缘的pn结面的深度位置相同的深度位置或更深的深度位置上。栅电极150从平面上看被形成源极区域114中与沟槽140的接触面的最下部的深度位置更浅。缓冲电极160上表面的深度比该半导体基体110的表面的高度(深度)位置更深的深度位置上，还可以位于比该半导体[0076]缓冲电极160从平面上看被形成为条纹状(带状)。缓冲电极160的宽度(图1(b)的截面图中的横向宽度)比栅电极150的宽度窄。在带状缓冲电极160的端部形成有漏极引出[0077]第一绝缘区域170形成在沟槽140的底部142与栅电极150之间，并使栅电极150与9的第二绝缘区域174的膜厚比缓冲电极160与沟槽140的侧壁144之间的第二绝缘区域174的冲电极160和栅电极150带来的振动和热量等CDS1图3(b)所示，与在源电极120与漏电极1域114之间的静电电容CDS1的合成电容)以及静电电容CDS2是等效的。这些静电电容(寄生电[0084]缓冲电极160由含有规定浓度的杂质的多晶硅构成，其从平面上看被形成为条纹[0085]因此，半导体装置100为内置有由电容器C与电阻R串联连接而成的RC缓冲电路的[0086]在将电阻率设为ρ,缓冲电极160的截面积设为S1，缓冲电极160的长度(沿电流路域114相对的区域的面积S2与缓冲电极160的高度成比例，因此通过调整第二绝缘区域174易地调整每条条纹状的缓冲电极160与源极区域114之间的静电电容CDS1，进而相对容易地[0089]综上所述，由于能够容易地调整实施方式一涉及的半导体装置100中的缓冲电路[0091]实施方式一涉及的半导体装置100可以按照以下步骤来进行制造。在实施方式一来说，首先，在半导体基体110的一个面侧的整个区域上形成具有规定杂质浓度的多晶硅[0101]接着，在沟槽140的侧壁144以及半导体基体110的表面上形成的第一绝缘膜1709层叠在沟槽140上侧的侧壁(上部侧壁)的表面上的第一绝缘膜1709及第二绝缘膜1749构成体110的表面处于相同的深度位置或处于比半导体基体110的表面更深的深度位置上，同[0109]接着，在相邻的沟槽140之间以贯通第三绝缘区域176和源极区域114并到达基极栅极电极150的端部的栅极引出布线152与栅极指接触的接触孔；用于使形成在缓冲电极[0112]接着，在第三绝缘区域176和金属塞Pg的表面上通过溅射法成焊盘DP经由金属塞Pg与缓冲电极160电连接，栅电极GF和栅极焊盘GP经由金属塞Pg与栅电[0124]第二工序，在半导体基体810上形成从平面看呈条纹状的多个沟槽840(参照图9[0136]根据实施方式一涉及的半导体装置100以及半导体装置的制造方法，由于包括在电极160与源极区域114之间的寄生电容作为电容器(的一部分)，并将缓冲电极160自身的这样一来，就不需要重新设计制造根据电气设备变更了缓冲电路的缓冲电容的半导体装工序后在形成其他绝缘膜之前形成栅极绝缘膜172的第一绝缘膜形成工序(参照图4(c))，因此能够在形成其他绝缘膜之前直接在沟槽140的侧壁144上形成栅极绝缘膜172。这样一静电电容CDS1，并且通过调整缓冲电极160与沟槽140的侧壁144之间的第二绝缘区域174的壁144与缓冲电极160之间的第二绝缘区域174作为适合构成缓冲电路的具有规定的静电电位置比源极区域114中与沟槽140的接触面的最下部的深度位置浅，因此缓冲电极160的整[0145]实施方式二涉及的半导体装置101基本上具有与实施方式一涉及的半导体装置缓冲电极160均与漏电极130连接，而是多个缓冲电极160中的至少一个(规定数量的)缓冲外，虽然在实施方式二中使多个缓冲电极160中的半数接触，但也可以使接触的缓冲电极[0147]像这样，虽然实施方式二涉及的半导体装置101中与漏极连接的缓冲电极的个数种内置有可对应于各种电气设备的缓冲电路的[0149]此外，实施方式二涉及的半导体装置101除了与漏电极连接的缓冲电极的数量不[0151]变形例一涉及的半导体装置102基本上具有与实施方式二涉及的半导体装置101具有相同的结构，但是其在源极区域的结构上与实施方式二涉及的半导体装置101有所不电极160的沟槽140(参照图13(b)右侧的沟槽140)的周围未形成有源极区域114，而在内含与漏极电极DF(漏极电极)接触的缓冲电极160的沟槽140(参照图13(b)左侧的沟槽140)的[0152]像这样，虽然变形例一涉及的半导体装置102在源极区域的结构上与实施方式二极160中的至少一个(在变形例一中为半数)与漏极连接，因此是一种缓冲电路内置型的半种可灵活应用于各种电气设备的缓冲电路内置型的[0155]变形例二涉及的半导体装置102a基本上具有与变形例一涉及的半导体装置102相源极区域114的沟槽140(参照图14(b)的右侧的沟槽)虽然不具有作为栅极沟槽的功能，但意调整与漏极指连接的缓冲电极的数量以及在周围未形成有源个缓冲电极160中的至少一个(在变形例二中为全部)与漏极连接，因此是一种缓冲电路内装置102也不需要重新设计制造根据电气设备变更了缓冲电路的缓冲电容的半导体装置，因此是一种可灵活应用于各种电气设备的缓冲电路内置型[0158]实施方式三涉及的半导体装置103基本上具有与实施方式一涉及的半导体装置100或实施方式二涉及的半导体装置101(以下，称为实施方式一涉及的半导体装置100等)备与沟槽140和源电极120隔开并连接于源电极120(也可以是栅电极)的屏蔽电极190(参照[0159]在实施方式三中，该包括第四区域178。该第四区域178在屏蔽电极190与栅电极[0160]像这样，虽然实施方式三半导体装置103在不具有屏蔽栅结构这一点上与实施方是多个缓冲电极160中的至少一个(在实施方式二中为半数)与漏电极连接，因此是一种缓[0162]另外，由于具备第四绝缘区域178，该第四绝缘区域178在屏蔽电极190与栅电极[0163]实施方式三涉及的半导体装置103除了在不具有屏蔽栅结构这一点以外，具有与实施方式一涉及的半导体装置100等相同的结构，因此具有实施方式一涉及的半导体装置[0165]实施方式四涉及的半导体装置104基本上具有与实施方式一涉及的半导体装置100等相同的结构，但是其在具有超级结结构(以下称为SJ结构)这一点上与实施方式一涉[0166]像这样，虽然实施方式四涉及的半导体装置104在具有SJ结构这一点上与实施方是多个缓冲电极160中的至少一个与漏电极连接，因此是一种缓冲电路内置型的半导体装指包围的两个区域，并且漏电极和漏极焊盘(未图示)被配置为包围各自的源电极(共计两进行配置(在将缓冲电极分成两根的情况下参照图18的符号160a。或是变形例四中的半导[0174](4)在上述各实施方式中，虽然在沟槽140内形成缓冲电极160，但本发明不限于110的表面的高度位置更高的位置上形成缓冲电极(参照图19中的缓冲电极160b)，还也可导体基体的一整个面的区域离子注入了n型杂质，但也可以使用掩模选择性地向半导体基冲电极160也可以经由半导体基体的侧面部分或沟道截断电极与漏电极130连接(未图示)。另外，也可以准备具备绝缘性基板210以及配置在绝缘性基板210上的布线220的线路基板200，在电路基板200的布线220上经由导电性接合材料S(例如焊锡等)来配置半导体装置进一步通过键合线W等连接构件将布线220与漏极焊盘DP连接从而将漏极焊盘DP与漏电极极；170…第一绝缘区域、170,…第一绝缘膜、172…栅极绝缘膜；174…第二绝缘区域；