硬件技术41概要

16位微处理器（1）1一.8086/8088CPU构成1.执行部件(EU--ExecutionUnit)

负责指令的执行1.1算术逻辑部件ALU

负责进行算术和逻辑运算1.2工作寄存器组

CPU内部的存储单元1.2.1数据寄存器

AX、BX、CX、DX；暂存计算过程中的操作数、结果或其它数据。可以即作为16位寄存器，又作为8位寄存器（AL、AH、BL、BH、CL、CH、DL、DH）2程序设计模型图3

1.2.2指针和变址寄存器

SP、BP、SI、DI；暂存数据（与数据寄存器相同用途，称为通用寄存器），只能作为16位寄存器使用。1.2.3标志寄存器(FLAGS)

作为16位寄存器使用

AF、CF、SF、ZF、OF、PF由运算结果确定（ALU的状态），DF、IF、TF人为设置（专门的指令）2.总线接口部件(BIU--BusInterfaceUnit)

负责CPU与存储器、外设之间的信息传送。2.1段寄存器存放程序段和数据段的段基值2.2指令指针存放下条指令的地址偏移4567

2.3物理地址形成机制20位的二进制全加器，输入量为二个16位的逻辑地址，输出量一个20位的物理地址。2.4指令队列可存放6个字节指令,使之以流水线技术协调BIU和EU工作。队列空

有请求空状态响应请求取指令YNNYBIU工作流程队列中取指令

访问

存储器或I/O请求BIU总线执行指令NYEU工作流程8二.存储器构成1.存储单元地址的分段地址总线20位，可寻址空间为220=1MB。

数据总线16位，当地址作为操作数时，可寻址空间为216=64KB。2.分段原则

2.1把存储器空间划分成若干个段，每个段的大小64KB。2.2段大小任意，但段首地址必须取从地址00000H开始，每16个字节间隔的地址（即20位地址的最低4位必须为0000B）3.形成机制3.1若干名词3.1.1段地址(20位):各个存储器段的首地址(起始地址)

3.1.2段基值(16位):段地址的高16位有效二进制数根据分段原则2.2有段地址=段基值*16

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3.1.3偏移地址(16位):段内地址相对于段地址的偏移值根据分段原则2.1有偏移地址216-13.1.4物理地址(20位):在1MB的存储器中，每一个存储单元所对应的唯一的编号，又称为绝对地址。3.2形成机制3.2.1公式:物理地址=段地址+偏移地址=段基值*16+偏移地址

3.2.2实现电路:P.77

图4-53.2.3段寄存器(存放段基值)与存储器器指针(存放偏移地址)的系统搭配•CS:IP•SS:SP,SS:BP•DS:BX,DS:EDI,DS:ESI,

DS:8-bitor16-bit_literal(程序中立即数)•ES:DI1011三.8086/8088CPU的引脚和功能1.总线时序8086/8088CPU访问存储器和I/O的周期称为总线周期(buscycle),每个总线周期由4个系统时钟节拍组成（T1，T2，T3，T4状态）。如果时钟频率为5MHZ，则8088/8086的总线周期41/5Mhz=800ns，即CPU读写存储器或IO每秒1.25百万次（由于内部指令队列，8088/8086执行指令速度达2.5MIPS--MillionInstructionsPerSecond每秒百万条指令)1.1T1节拍存储器或I/O端口地址输出。输出控制信号ALE、DT/R和IO/M（8088）或M/IO（8086）。1.2T2节拍使存储器或I/O开始执行一个读或写操作（发送控制信号RD或WR及DEN）。12总线缓存器和锁存器131415

READY时序161.3T3节拍在后沿(节拍结束时)采样数据总线，获取数据。1.4T4节拍所有总线信号无效，为下一个总线周期做准备（以后可能包含若干个空闲周期）。1.5TW节拍在T2结束时采样READY信号，若为低电平，则延长T3（在T2和T3之间插入TW节拍或T3和T4之间插入）。2.8086/8088CPU的引脚信号和功能2.1概述2.1.1引脚分类17双列直插封装（dualin_linepackages-DIPs)四类引脚地址总线:20位地址线数据总线:16位数据线控制总线:读/写/...其他:电源/时钟/…8086和8088的差异M/IOIO/MBHE/S7SS0外部16位数据总线(AD0-AD15)外部8位数据总线(AD0-AD7)十六位CPU准十六位CPU

8086

8088182.1.28086内部构成及信号192.1.38086引脚信号20AD15~AD0(Address/Data双向,8088AD0~AD7双向)数据/地址复用,地址需锁存(T1,ALE=1

地址,ALE=0数据)20位内存地址的低16位16位I/O地址A19~A16/S6~S3(Address/Status,输出)地址/状态复用(T1时作为地址)20位内存地址的高4位/运行状态2.2引脚信号的功能2.2.1数据/地址信号212.2.2控制信号1(与模式无关)22·READY

输入,高电平有效准备好·NMI(NonMaskableInterrupt)

输入,低到高的上升沿触发非屏蔽中断申请·CLK(CLocK)

输入,占空比30%基本定时信号·Vcc

(Voltage)

电源输入,+5V10%·GND(GrouND)

接地232.2.3控制信号2(与模式选择有关)·WR(Write)

输出,低电平有效

MN：当前进行写操作

MX：LOCK，锁定总线控制权·BHE/S7(BusHighEnable/Status)--8086

输出，低电平有效高8位数据有效（8086）

SS0(Status)--8088MN：输出，与M/IO和DT/R组合表示状态

MX：恒为高电平24·IO/M(InputandOutput/Memory)--8088M/IO(Memory/InputandOutput)--8086

输出，低电平有效

MN：总线上的数据是存储器地址或I/O端口地址

MX：S2与S0、S1组合表示状态

·INTA(INTerruptAcknowledge)

输出，低电平有效

MN：中断响应

MX：QS1与QS0组合表示状态

25·ALE(AddressLatchEnable)

输出，高电平有效

MN：=1，当前地址/数据总线上为地址信息=0，当前地址/数据总线上为数据信息

MX：QS0与QS1组合表示状态·DT/R(DataTransmit/Receive)

输出

MN：=1，进行数据发送=0，进行数据接收

MX：S1与S0、S2组合表示状态26·DEN(DataEnable)

输出，低电平有效

MN：数据总线有效

MX：S0与S1、S2组合表示状态·HOLD(HOLDrequest)

输入，高电平有效

MN：申请和占用总线控制权

MX：RQ/GT0，双向其它协处理器和DMA等的总线请求与回答27·HLDA(HoLDAcknowledge)

输出，高电平有效

MN：响应总线请求

MX：RQ/GT1，双向其它协处理器和DMA等的总线请求与回答288088/8086CPU可以工作在MIN/MAXMODE，由MN/MX引脚电平决定最小模式工作在单处理器方式，M/IO，RD，WR等控制信号由CPU直接产生，总线驱动能力不强。最大模式工作在多处理器和协处理器方式，由总线控制器8288产生存储器和IO的读写控制信号MRDC，MWTC，IORC，IOWC，因此总线驱动能力较强。四.8088/8086系统构成1.工作模式为适应各种应用需求，系统构成有二种工作模式29•MN/MX接+5V•8284作为时钟发生电路•3片8282/8283作为地址锁存电路•2片8286/8287作为总线驱动电路2.最小工作模式下系统构成2.1系统构成的典型配置308086最小模式系统312.2时钟发生器8284及