《数字电子技术》-第5章 触发器

5.1触发器的基本形式5.1.1

基本RS触发器1.用与非门组成的基本RS触发器(1)电路结构及逻辑符号此类触发器的电路由两个与非门的输入、输出端交叉藕合而成。它与组合电路的根本区别在于:电路中有反馈线。如图5-1所示。该触发器有两个输入端

，且低电平有效;有两个输出端Q、

。在触发器处于稳定状态时，Q、

的逻辑状态是相反的。定义:当Q=1,=0时，称为触发器的1状态;当Q=0，

=1时，称为触发器的0状态。下一页返回5.1触发器的基本形式(2)逻辑功能根据

的不同输入组合，可以得出基本RS触发器的逻辑功能。①当

=1,

=1时，触发器保持原状态不变当

=1,

=1时，Q接至与非门G1的输入端，使G1输出为

。

接至与非门G2的输入端，使G2输出为Q。因此，它们对与非门的输出没有影响，触发器保持原状态不变，表示为Qn+1=Qn。式中的Qn表示接收信号之前触发器的输出状态，称为现态;Qn+1表示接收信号之后触发器的输出状态，称为次态。下一页返回上一页5.1触发器的基本形式②当

=0,

=1时，触发器被置为0态。由于

=0，使G1门输出端

=1，此1接到G2门输入，又因为

=1，使G2门输出端Q=0,即Qn+1=0实现了置0功能。因此称

端为触发器的置0端或复位端。③

=1,

=0时，触发器被置为1态由于

=0，使G2门输出端Q=1，此1接到G1门的输入，又因为

=1，使G1门输出端

=0,即Qn+1=1实现了置1功能。因此称

端为触发器的置1端。下一页返回上一页5.1触发器的基本形式④当

=0,=0时，触发器状态不确定。当

=0,=0时，Q=

=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，触发器出现不定状态。触发器正常工作时，不允许出现这种情况，这就是基本RS触发器的约束条件，即

=1下一页返回上一页5.1触发器的基本形式(3)功能表(见表5-1)可见，触发器的新状态Qn+1(也称次态)不仅与输入状态有关，也与触发器原来的状态Qn(也称现态或初态)有关。触发器的特点如下。①有两个互补的输出端和两个稳态。②有复位(Q=0)、置位(Q=1)、保持原状态3种功能。③

为复位输入端，

为置位输入端，该电路为低电平有效。④由于反馈线的存在，无论是复位还是置位，有效信号只需作用很短的一段时间，即“一触即发”。下一页返回上一页5.1触发器的基本形式(4)波形分析例5-1

用与非门组成的基本RS触发器如图5-1(a)所示，设初始状态为n，已知输入

的波形图如图5-2所示，画出输出Q、

的波形图。解:根据表5-1可画出输出Q、

的波形如图5-2所示。图中虚线所示为考虑门电路的延迟时间的情况。下一页返回上一页5.1触发器的基本形式2.用或非门组成的基本RS触发器(1)电路结构(2)逻辑功能表(见表5-2)分析知，基本RS触发器具有复位(Q=0)、置位(Q=1)、保持原状态3种功能，RD为复位输入端，SD为置位输入端，此RS触发器高电平有效，逻辑符号如图5-3(b)所示。由以上两个RS触发器的分析可知，是低电平有效还是高电平有效，取决于触发器的结构。基本RS触发器是电平触发。下一页返回上一页5.1触发器的基本形式5.1.2

同步RS触发器在实际应用中，触发器的工作状态不仅要由

(或RD、SD)端的信号来决定，而且还希望触发器按一定的节拍翻转。为此，给触发器加一个时钟控制端CP,只有在CP端上出现时钟脉冲时，触发器的状态才能变化。具有时钟脉冲控制的触发器称为时钟触发器，又因为触发器状态的改变与时钟脉冲同步，所以又称为同步触发器1.电路结构及逻辑符号同步RS触发器是在基本RS触发器的基础上增加了两个由时钟脉冲CP控制的门G3、G4，如图5-4(a)所示，图5-4(b)为逻辑符号，图中CP为时钟脉冲输入端，简称CP端。下一页返回上一页5.1触发器的基本形式2.逻辑功能当CP=0时，控制门G3、G4关闭，输出均为1。这时，不管R端和S端的信号如何变化，触发器的状态保持不变，即Qn+1=Qn。当CP=1时，G3、G4打开，R、S端的输入信号才能通过这两个门，使基本RS触发器的状态翻转，其输出状态由R、S端的输入信号和电路原有状态Qn决定，如表5-3所示。由表5-3可看出，在R=S=1时，触发器的输出状态不定，为避免出现这种情况，应使RS=0。由此可以看出，同步RS触发器的状态转换分别由R,S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态;CP控制状态转换的时刻，CP脉冲高电平有效。下一页返回上一页5.1触发器的基本形式3.同步RS触发器逻辑功能的几种表示方法(1)特性方程触发器次态Qn+1与输入状态R、S及现态Qn之间关系的逻辑表达式称为触发器的特性方程。根据真值表写逻辑式，画出同步RS触发器Qn+1的卡诺图，如图5-5所示。由此可得同步RS触发器的特性方程为:

（5-1）(2)驱动表。驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。如表5-4所示是根据表5-3画出的同步RS触发器的驱动表。表中“x”号表示任意值，可为0，也可为1。驱动表对时序逻辑电路的设计是很有用的。下一页返回上一页5.1触发器的基本形式(3)状态转换图状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的(R、S)的要求。如图5-6所示的状态转换图是根据表5-4画出来的。图中两圆圈分别表示触发器的两个稳定状态，箭头表示在输入时钟信号CP作用下状态转换的情况，箭头旁标注的R,S值表示触发器状态转换的条件。例如，触发器由0状态转换到1状态时，由图5-6可知，应取输入信号R=0,S=1。(4)波形图触发器的功能也可以用输入、输出波形图直观地表示出来，如图5-7所示为同步RS触发器的波形图。触发器的初始状态Q=0,=1。下一页返回上一页5.1触发器的基本形式4.同步RS触发器存在的问题—空翻在一个时钟周期的整个高电平期间或整个低电平期间都能接收输入信号并改变状态的触发方式称为电平触发。由此引起的在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻，如图5-8所示。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。因此，同步触发器由于存在空翻，只能用于数据锁存，而不能用于计数器、存储器等。造成空翻现象的原因是由于同步触发器结构的不完善。下面将讨论的几种无空翻的触发器，都是从结构上采取措施，从而克服了空翻现象。返回上一页5.2主从触发器主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器;另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。5.2.1

主从RS触发器1.电路结构及逻辑符号主从RS触发器的逻辑图及逻辑符号如图5-9所示。由图5-9可知，主从RS触发器是由两个同步RS触发器串联组成的，上面是从触发器，下面是主触发器。G9门的作用是将CP反相为

，使主、从两个触发器分别工作在两个不同的时区内。下一页返回5.2主从触发器2.逻辑功能主从RS触发器的触发翻转分为两个节拍。①当CP=1时,=0，从触发器被封锁，保持原状态不变。这时，G7、G8打开，主触发器工作，接收R和S端的输入信号。②当CP由1跃变到0时，即CP=0,

=1，主触发器被封锁，输入信号R,S不再影响主触发器的状态。而这时，由于

=1,G3、G4打开，从触发器接收主触发器输出端的状态。输出发生变化的时钟作用沿是下降沿，输出的新态取决于时钟作用沿到来之前主触发器最后接收到的信号。触发器的符号如图5-9(b)所示。下一页返回上一页5.2主从触发器由以上分析可知，主从触发器的翻转是在CP由1变0时刻(CP下降沿)发生的，CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，故主从触发器对输入信号的作用时间大大缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。另外主从RS触发器的逻辑功能和同步RS触发器的相同，因此，它们的功能表、驱动表、特征方程也相同。5.2.2

主从JK触发器1.电路结构及逻辑符号主从JK触发器的逻辑图及逻辑符号如图5-10所示。下一页返回上一页5.2主从触发器主从RS触发器的特性方程中有一个约束条件“RS=0",即在工作时，不允许输入信号R,S同时为1。这一约束条件使得RS触发器在使用时，限制了它的使用范围。如何解决这一问题呢?我们注意到，触发器的两个输出端Q、

在正常工作时是互补的，即一个为1;另一个一定为0。因此，如果把这两个信号通过两根反馈线分别引到输入端的G7,G8门，就一定有一个门被封锁，这时，就不怕输入信号同时为1了。这就是主从JK触发器的构成思路。图5-10所示，在主从RS触发器的基础上增加两根反馈线，一根从Q端引到G7门的输入端，一根从

端引到G8门的输入端，并把原来的S端改为J端，把原来的R端改为K端。下一页返回上一页5.2主从触发器2.逻辑功能主从JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。此触发器是下降沿触发。如表5-5所示为JK触发器的功能表。根据表5-5可画出主从JK触发器Qn+1的卡诺图，如图5-11所示。由此可得主从JK触发器的特性方程为

(5-2)根据表5-5可得出主从JK触发器在CP下降沿的驱动表如表5-6所示。根据表5-6画出JK触发器的状态转换图如图5-12所示。下一页返回上一页5.2主从触发器例5-2

设主从JK触发器的初始状态为0，已知输入J,K的波形如图5-13所示，画出输出Q的波形图。解:输出Q的波形图如图5-13所示。在画主从JK触发器的波形图时，应注意以下两点。①触发器的触发翻转发生在时钟脉冲的触发沿(这里是下降沿)。②在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。3.主从T触发器和T’触发器在时钟脉冲CP作用下，具有保持和翻转功能的触发器，称为T触发器。下一页返回上一页5.2主从触发器如果将JK触发器的J和K相连作为T输入端，就构成了T触发器，其电路如图5-14(a)所示。T触发器特性方程为

(CP下降沿到来有效)

(5-3)T触发器的功能如表5-7所示。T触发器的驱动表如表5-8所示。T触发器的状态转换图如图5-15所示。当T触发器的输入控制端T=1时，则触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态的触发器称为T’触发器。T’触发器是T触发器T=1时的特例。T’触发器的特性方程为

(5-4)下一页返回上一页5.2主从触发器4.主从JK触发器存在的问题—一次变化现象例5-3

主从JK触发器如图5-10(a)所示，设初始状态为0，已知输入J,K的波形图如图5-16所示，画出输出Q的波形图。解:输出Q的波形图如图5-16所示。由此可以看出，主从JK触发器在CP=1期间，主触发器只变化(翻转)一次，这种现象称为一次变化现象。一次变化现象也是一种有害的现象，如果在CP=1期间，输入端出现干扰信号，就可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CP=1期间，J,K保持状态不变。要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号，这种触发器称为边沿触发器。返回上一页5.3边沿触发器边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。边沿触发器主要有维持-阻塞边沿D触发器,TTL边沿JK触发器等。5.3.1

维持—阻塞边沿D触发器1.电路结构及工作原理在图5-1(a)所示的同步RS触发器的基础上，再加两个门G5,G6，将输入信号D变成互补的两个信号分别送给R,S端，即R=

,S=D，如图5-17(a)所示，就构成了同步D触发器。下一页返回5.3边沿触发器容易验证，该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象为了克服空翻，并具有边沿触发器的特性，在图5-17(a)电路的基础上引入3根反馈线L1,L2,L3，如图5-17(b)所示。其工作原理可以按以下两种情况分析。(1)输入D=1在CP=0时，G3,G4被封锁，Q3=1,G4=1,G1,G2组成的基本RS触发器保持原状态不变。因D=1,G5输入全1，输出Q5=0，它使Q3=1,Q6=1。当CP由0变1时，G4输入全1,输出Q4变为0。继而，Q翻转为1,

翻转为0，完成了使触发器翻转为1状态的全过程。同时，一旦Q4变为0，通过反馈线L1封锁了G6门，这时如果D信号由1变为0，则只会影响G5的输出，不会影响G6的输出，维持了触发器的1状态。下一页返回上一页5.3边沿触发器因此，称L1线为置1维持线。同理，Q4变0后，通过反馈线L2也封锁了G3门，从而阻塞了置0通路，故称L2线为置0阻塞线。(2)输入D=0在CP=0时，G3、G4被封锁，Q3=1,Q4=1,G1、G2组成的基本RS触发器保持原状态不变。因D=0,Q5=1,G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1,输出Q3变为0。继而，翻转为1,Q翻转为0，完成了使触发器翻转为0状态的全过程。同时，一旦Q3变为0，通过反馈线L3封锁了G5门，这时无论D信号再怎么变化，也不会影响G5的输出，从而维持了触发器的0状态，因此，称L3线为置0维持线。下一页返回上一页5.3边沿触发器可见，维持-阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持-阻塞触发器因此而得名。2.逻辑功能D触发器只有一个触发输入端D，因此，逻辑关系非常简单，如表5-9所示由表5-9可知，D触发器的特性方程为

Qn+1=D(CP上升沿到来有效)(5-5)由表5-9可知驱动表如表5-10所示。下一页返回上一页5.3边沿触发器由表5-10所示可知，D触发器的状态转换图如图5-18所示。例5-4

维持-阻塞D触发器如图5-17(b)所示，设初始状态为0，已知输入D的波形图如图5-19所示，画出输出Q的波形图。解:由于是边沿触发器，在画波形图时，应注意以下两点。①触发器的触发翻转发生在时钟脉冲的触发沿(这里是上升沿)。②判断触发器次态的依据是时钟脉冲触发沿前一瞬间(这里是上升沿前一瞬间)输入端的状态。根据D触发器的功能表、特性方程或状态转换图，可画出输出端Q的波形图如图5-19所示。下一页返回上一页5.3边沿触发器3.具有直接置0和置1端的维持-阻塞D触发器在图5-20(a)中，

和

端为直接置。端和直接置1端，且都为低电平有效

和

信号不受时钟信号CP的制约，具有最高的优先级。当

=0,

=1时，Qn+1=0，

=1，使触发器置0;当

=1,

=0时，Qn+1=1，

=0，使触发器置1。和

的作用主要是用来给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻，只能一个信号有效，不能同时有效。正常工作时，应使

=

=1。时钟脉冲上升沿有效触发，其逻辑符号如图5-20(b)所示。下一页返回上一页5.3边沿触发器5.3.2TTL边沿,1K触发器1.电路结构和逻辑符号TTL边沿JK触发器的电路结构如图5-21(a)所示。图中G1,G2两个与或非门交叉藕合组成门锁触发器，G3,G4为输入信号接收门。在制造时，要保证G3,G4的传输延迟时间比门锁触发器的翻转时间长，J,K为输入端。如图5-21(b)所示为该触发器的逻辑符号，图中“∧”表示边沿触发器输入。2.逻辑功能(1)当CP=0时，触发器的状态不变下一页返回上一页5.3边沿触发器当CP=0时，G3、G4被封锁，Q3=1,G4=1，与门A和D被封锁，因此，触发器保持原稳定状态不变。当触发器原处于Qn=0,=1的0状态时，则与门B输入全为1,输出Qn+1=0，与门C输入有0,输出

=1，触发器保持0状态不变。当触发器原处于1状态时，同样能保持1状态不变。(2)CP由0正跃到1时，触发器的状态不变当CP=0时，如触发器原处于Qn=0,=1时，当CP由0正跃到1时，首先与门A输入全为1，无论与门B输入为何状态，输出Qn+1=0。由于Qn+1=0同时加到与门C和D的输入端，所以输出=1，触发器保持原状态不变。当触发器为1状态时，则在CP由0正跃到1时，触发器同样保持1状态不变。下一页返回上一页5.3边沿触发器3.CP由1正跃到0时，触发器的状态根据J,K端的输入信号翻转(1)J=0,K=0时在CP=1期间，若触发器处于Qn=0,=1的0状态，由J=0,K=0,Q3=1，Q4=1，与门A和B的输入全为1，与门C和D的输入有0，因此，当CP由1负跃到0时，由于与门B输入仍全为1,输出Qn+1=0，与门C和D的输入都有0,输出=1，触发器保持。状态不变。同理，若触发器处于Qn=1,=0的1状态时，则在CP由1负跃到0时，同样能保持1状态。下一页返回上一页5.3边沿触发器(2)J=1,K=1时在CP=1期间，若触发器处于Qn=0,=1的0状态，该状态反馈到G3,G4的输入端，使Q3=0,Q4=1，与门B,C,D的输入都有0，只有与门A输入全为1。当CP由1负跃到0时，由于G3,G4延迟时间较长，其输出G3和G4的状态不会马上改变，在此时刻与门A首先被封锁，使Qn+1=1,接着与门C输入全为1,输出，触发器由0状态翻到I状态，即Qn+1=。同理，若触发器处于Qn=1、=0的1状态，在CP由1负跃到0时，电路由1状态翻到0状态。因此，当输入CP为连续脉冲时，则触发器的状态便不断来回翻转。下一页返回上一页5.3边沿触发器(3)J=1,K=0时在CP=1期间，若触发器处于Qn=0,=1的0状态，则Q3=0,Q4=1，与门B,C,D的输入都有0，与门A输入全为1。当CP由1负跃到0时，首先封锁与门A，使Qn+1=1，因此，与门C输入全为1,输出=0，触发器由0状态翻到1状态。可见，在J,K端输入信号不同时，触发器翻到和J相同的状态。若触发器原处于Qn=1,=0的1状态，则当CP由1负跃到0时，触发器保持1状态不变。应当指出:在由G1和G2组成的基本RS触发器翻转期间，由于G3、G4的延迟，Q3和Q4的状态不会改变。下一页返回上一页5.3边沿触发器(4)J=0,K=1时当CP由1负跃到0时，利用同样的分析方法可知，触发器会翻到0状态，和J的状态相同。由以上分析可知，边沿JK触发器是利用时钟CP的下降沿进行触发的，它的逻辑功能和前面讨论的同步JK触发器的功能相同，因此，它们的功能表、驱动表、特征方程也相同。但在边沿JK触发器中，特性方程只有在CP下降沿到来时有效，即

(CP下降沿到来有效)(5-6)返回上一页5.4集成触发器5.4.1

集成触发器举例1.TTL主从JK触发器74LS7274LS72为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端

和直接置1端

，都为低电平有效，不用时应接高电平。74LS72为主从型触发器,CP下跳沿触发。74LS72的逻辑符号和引脚图如图5-22所示，它的功能如表5-11所示。下一页返回5.4集成触发器2.高速CMOS边沿D触发器74HC7474HC74为单输入端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端和直接置1端，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列如图5-23所示，其功能如表5-12所示。下一页返回上一页5.4集成触发器5.4.2

触发器功能的转换触发器按功能可分为RS,JK,D,T,T'5种类型，但最常见的集成触发器是JK触发器和D触发器。T,T’触发器没有集成产品，需要时，可用其他触发器转换成T或T’触发器。JK触发器与D触发器之间的功能也是可以互相转换的。1.不同类型触发器之间的转换方法和步骤方法:利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。下一页返回上一页5.4集成触发器步骤:①写出已有触发器和待求触发器的特性方程。②变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致③比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。④根据转换逻辑画出逻辑电路图。2.用JK触发器转换成其他功能的触发器每一种类型的触发器都有上升沿触发和下降沿触发的方式，下面以下降沿触发的JK触发器为例说明。下一页返回上一页5.4集成触发器(1)JK→D写出JK触发器的特性方程:再写出D触发器的特性方程，并进行变换:

(5-7)比较以上两式可得:J=D,K=

画出用JK触发器转换成D触发器的逻辑图如图5-24(a)所示。下一页返回上一页5.4集成触发器(2)JK→T(T')写出T触发器的特性方程:(5-8)

与JK触发器的特性方程比较可得:J=T,K=T画出用JK触发器转换成T触发器的逻辑图如图5-24(b)所示。令T=1，即可得T’触发器，如图5-24(c)所示。下一页返回上一页5.4集成触发器3.用D触发器转换成其他功能的触发器以上升沿触发的D触发器为例，将D触发器构成其他类型的触发器(1)D→JK写出D触发器和JK触发器的特性方程:联立两式，得

(5-9)

画出用D触发器转换成JK触发器的逻辑图如图5-25(a)所示。下一页返回上一页5.4集成触发器(2)D→T写出D触发器和T触发器的特性方程:联立两式，得

(5-10)

画出用D触发器转换成T触发器的逻辑图如

图5-25(b)所示下一页返回上一页5.4集成触发器(3)D→T'写出D触发器和T’触发器的特性方程:

联立两式，得

(5-11)画出用D触发器转换成T’触发器的逻辑图如图5-25(c)所示。下一页返回上一页5.4集成触发器5.4.3

集成触发器的脉冲工作特性和主要指标1.触发器的脉冲工作特性触发器的脉冲工作特性是指触发器对时钟脉冲、输入信号以及它们之间相互配合的时间关系的要求。掌握这种工作特性对触发器的应用非常重要。(1)维持—阻塞D触发器的脉冲工作特性在图5-17(b)中，当CP上跳沿到来时,G3、G4门将根据G5、G6门的输出状态控制触发器翻转。因此在上跳沿到达之前，G5、G6门必须要有稳定的输出状态。下一页返回上一页5.4集成触发器而从信号加到D端开始，到G5、G6门的输出稳定下来，需要经过一段时间，我们把图5-26中维持-阻塞D触发器的脉冲工作特性这段时间称为触发器的建立时间tset，即输入信号必须比CP脉冲早tset时间到达。由图5-17(b)可以看出，该电路的建立时间为两级与非门的延迟时间，即tset=2tpd。其次为使触发器可靠翻转，信号D还必须维持一段时间，我们把在CP触发沿到来后输入信号需要维持的时间称为触发器的保持时间tH。当D=0时，这个0信号必须维持到Q3由1变0后将G5封锁为止，若在此之前D变为1，则Q5变为0，将引起触发器误触发。故D=0时的保持时间tH=1tpd，当D=1时，CP上跳沿到达后，经过tpd的时间，Q4变0，将G6封锁。下一页返回上一页5.4集成触发器但若D信号变化，传到G6的输入端也同样需要tpd的时间，所以D=1时的保持时间tH=0。综合以上两种情况，取tH=1tpd另外，为保证触发器可靠翻转，CP=1的状态也必须保持一段时间，直到触发器的Q、

端电平稳定，这段时间称为触发器的维持时间tCPH。我们把从时钟脉冲触发沿开始到一个输出端由0变1所需的时间称为tCPLH;把从时钟脉冲触发沿开始到另一个输出端由1变0所需的时间称为tCPHL。由图5-17(b)可以看出，该电路的tCPLH=2tpd,

tCPHL=3tpd，所以触发器的tCPH≥tCPHL=3tpd。图5-26标示出了上述几个时间参数的相互关系。下一页返回上一页5.4集成触发器(2)主从JK触发器的脉冲工作特性在图5-10(a)所示的主从JK触发器电路中，当时钟脉冲CP上跳沿到达时，输入信号J,K进入主触发器，由于J,K和CP同时接到G7,G8门，所以J,K信号只要不迟于CP上跳沿即可，因此，tset=0。由图5-10(a)可知，在CP上跳沿到达后，要经过三级与非门的延迟时间，主触发器才翻转完毕，所以tCPH≥3tpd。等CP下跳沿到达后，从触发器翻转，主触发器立即被封锁，所以，输入信号J,K可以不再保持，即tH=0。从CP下跳沿到达到触发器输出状态稳定，也需要一定的传输时间，即CP=0的状态也必须保持一段时间，这段时间称为tCPL。下一页返回上一页5.4集成触发器由图5-10可以看出，该电路的tCPLH=2tpd,

tCPHL=3tpd，所以触发器的tCPL≥tCPHL=3tpd。综上所述，主从JK触发器要求CP的最小工作周期Tmin=tCPH+tCPL≥5tpd。图5-27标示出了上述几个时间参数的相互关系。2.集成触发器的主要参数与门电路一样，集成触发器的参数也可以分为直流参数和开关参数两大类，下面以TTL集成器JK集成器为例分别予以简单介绍。下一页返回上一页5.4集成触发器(1)直流参数①电源电流ICC。由于一个触发器由许多对称的门构成，无论在0态或1态，总是一部分门处于饱和状态;另一部分处于截止状态，故电源电流的差别是不大的。但为明确起见，目前有些制造厂规定，所有输入端和输出端悬空时电源向触发器提供的电流为电源电流ICC，它表明该电路的空载功耗:P=ECICC。功耗P大，引起温度升高，触发器工作不稳定。②低电平输入电流(即输入短路电流)IIL。某输入端接地，其他各输入、输出端悬空时，从该输入端流向地的电流为低电平输入电流IIL，它表明对驱动电路输出为低电平时的加载情况。JK触发器包括J,K端，CP端和直接置0、置1端的低电平输入电流。下一页返回上一页5.4集成触发器③高电平输入电流IIH。将各输入端(

,J,K,CP等)分别接VCC时，测得的电流就是其高电平输入电流IIH，它表明对驱动电路输出为高电平时的加载情况。④输出高电平VOH和输出低电平VOL。Q或

端输出高电平时的对地电压值为VOH，输出低电平时的对地电压值为VOL。(2)开关参数①最高时钟频率fmax。fmax就是触发器在计数状态下能正常工作的最高时钟频率，是表明触发器工作速度的一个指标。在测试fmax时，Q和

端应带上额定的电流负载和电容负载，这在制造厂家的产品手册中均有明确规定。下一页返回上一页5.4集成触发器②对时钟信号的延迟时间(tCPH和tCPL)。从时钟脉冲的触发沿到触发器输出端由0态变到1态的延迟时间为tCPH;从时钟脉冲的触发沿到触发器输出端由1态变到0态的延迟时间为tCPL。一般tCPL比tCPH约大一级门的延迟时间。它们表明对时钟脉冲CP的要求。③对直接置0()或置1(

)端的延迟时间(tRLH、tRHL、tSLH、tSHL)从置0脉冲的触发沿到输出端由0变为1的延迟时间为tRLH，到输出端由1变为0的延迟时间为tRHL;从置1脉冲的触发沿到输出端由0变为1的延迟时间为tSLH，到输出端由1变为0的延迟时间为tRHL。触发器的应用非常广泛，是时序逻辑电路重要的组成部分，这里先举一例，使读者体会触发器的“记忆”作用。下一页返回上一页5.4集成触发器例5-5

设计一个3人抢答电路题。3人A,B,C各控制一个按键开关KA,KB,

KC和一个发光二极管LED1,LED2,LED3。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。解:用基本RS触发器组成的电路如图5-28所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR,即3个触发器的R信号都为0，使QA、QB、QC置0,3个发光二极管均不亮。开始抢答后，若KA第一个被按下，则FFA的S=0，使QA置1,GA门的输出变为VOA=0，点亮发光二极管LED1，同时，VOA的0信号封锁了GB,GC门，KB,KC再按无效。下一页返回上一页5.4集成触发器该电路使用了具有记忆功能的触发器，按键开关只要按一下，触发器就能记住这个信号。若KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。实训6触发器及其应用1.实训目的①掌握基本RS,JK,D和T触发器的逻辑功能②掌握集成触发器的逻辑功能及使用方法③熟悉触发器之间互相转化的方法。下一页返回上一页5.4集成触发器2.实训原理触发器具有两个稳定状态。用以表示逻辑状态1和0，在一定的外界信号作用下，触发器可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本的逻辑单元(1)基本RS触发器如图5-29所示为由两个与非门交叉藕合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置0、置1和保持3种功能。下一页返回上一页5.4集成触发器通常称为置1端，因为=0(=1)时触发器被置1;称为置0端，因为=1(=0)时触发器被置0，但==1时状态保持;==0时，触发器状态不稳定，应避免此种情况的发生，如表5-13所示为基本RS触发器的功能表。基本RS触发器也可以用两个或非门组成，此时为高电平有效。(2)JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实训采用74LS112双JK触发器，是下降沿触发的边沿触发器。引脚功能和逻辑符号如图5-30所示。下一页返回上一页5.4集成触发器JK触发器的状态方程为J和K是数据输入端，是触发器状态更新的依据，若JK有两个或两个以上输入端，组成“与”的关系。Q和为两个互补输出端。通常把Q=0,=1的状态定为触发器。状态;而把Q=1,=0定为触发器1状态下降沿触发JK触发器的功能如表5-14所示。JK触发器常被用做缓冲存储器，位移寄存器和计数器。(3)D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，下一页返回上一页5.4集成触发器触发器的状态只取决于时钟脉冲上升沿到来前D的状态。D触发器的应用很广，可用做数信号的寄存、位移寄存、分频和波形发生等。它有很多种型号可供各种用途的需要，如双D74LS74、四D74LS175、六D74LS174等。如图5-31所示为双D74LS74的引脚排列及逻辑符号。其功能如表5-15所示。触发器之间的相互转换如图5-32所示。在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能，但可以利用转换的方法获得其他功能的触发器。例如，将JK触发器的J,K两端连在一起，并认它为T端，就得到所需的触发器，如图5-32(a)所示。其状态方程为下一页返回上一页5.4集成触发器T触发器的功能如表5-16所示。由表5-16可见，当T=0时，时钟脉冲作用后，其状态保持不变;当T=1时，时钟脉冲状态翻转。因此，若将T触发器T端置1，如图5-32(b)所示，即得T’触发器。T’触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，常用于计数电路中。同样，若将D触发器端与D端相连，便转换为T’触发器，如图5-33所示。JK触发器也可转换为D触发器，如图5-34所示。下一页返回上一页5.4集成触发器(4)CMOS触发器①CMOS边沿型D触发器。CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，如表5-17所示为其功能表，如图5-35所示为其引脚排列。②边沿型JK触发器。4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器，如表5-18所示为其功能表，如图5-36所示为其排列引脚。CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S=1(或R=1)时，触发器将不受其他输入端所处状态的影响，使触发器直接置1(或置0)，但直接置位、复位输入端S和R必须遵守RS=0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。下一页返回上一页5.4集成触发器3.实训设备与器件+5V直流电源、双踪示波器、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS112(或C04027),74LS00(或004011),74LS74(或004013)。4.实训内容(1)测试基本RS触发器的逻辑功能本章图5-29所示是用两个与非门组成的基本RS触发器，输入端

按逻辑开关的输出插口，输出端Q、

按逻辑电平显示输入插口，按表5-19所示的要求进行测试，并记录。下一页返回上一页5.4集成触发器(2)测试双JK触发器74LS112逻辑功能测试

的复位、置位功能任取一只JK触发器的

和J,K端接逻辑开关输出插口，CP脉冲源，Q、

端接至逻辑电平显示输入插口。要求改变

(J,K任意状态)，并在

=0(=1)或

=0(

=1)作用期间任意状态及CP的状态，观察Q、

状态，自拟表格并做记录。(3)测试JK触发器的逻辑功能按表5-20的要求改变J,K,CP端状态，观察Q,状态变化，看状态更新是否发生在CP脉冲的下降沿(即CP由1→0)，并做记录。下一页返回上一页5.4集成触发器(4)将JK触发器的J,K端连在一起，构成T触发器在CP端输入1Hz连续脉冲，观察Q端的变化;在CP端输入1kH，连续脉冲，用双踪示波器观察CP,Q,

端波形的相位关系，并做出描绘。双时钟脉冲电路:用JK触发器及与非门构成的双时钟脉冲电路如图5-37所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA和CPB，其频率相同，相位不同。分析电路工作原理，并按图5-37接线，用双踪示波器同时观察CP,CPA,CP,CPB及CPA,CPB波形，并做出描绘。下一页返回上一页5.4集成触发器(5)乒乓球练习电路电路功能要求:模拟两名运动员在练球时，乒乓球能往返运转。提示:采用双D触发器74LS74设计实训线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。5.实训预习要求①复习有关触发器内容②列出各触发器功能测试表格。③按实训内容的要求设计线路，拟订实训方案。下一页返回上一页5.4集成触发器6.实训报告①列表整理各类触发器的逻辑功能。②总结观察到的波形，说明触发器的触发方式。③体会触发器的应用。④利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号?为什么?是否可以用做触发器的其他输入端的信号?为什么?实训7

由触发器构成的改进型抢答器下一页返回上一页5.4集成触发器1.实训目的①初步了解触发器的基本功能及特点。②熟悉具有接收、保持、输出功能电路的基本分析方法③掌握触发器应用电路的分析方法。④建立时序逻辑电路的基本概念。2.实训设备与器件实训设备:数字电路测试仪1台，直流稳压电源1台，万用表1只，逻辑笔1支。实训器件:74LS00一片，双一四输入与非门74LS20两片，按键式开关4个，指示灯(发光二极管))3只，510Ω电阻3个，1kΩ电阻4个，导线若干。下一页返回上一页5.4集成触发器3.实训电路实训电路如图5-38所示。改进型抢答器电路减少了一个输入端，而在每一个输入端增加了两个与非门(即图5-38中的门4~门9),该电路作为抢答信号的接收、保持和输出的基本电路。S为手动清零控制开关，S1~S3为抢答按钮开关该电路具有如下功能①开关S作为总清零及允许抢答控制开关(可由主持人控制)，当它被按下时，抢答电路清零，松开后则允许抢答。由抢答按钮开关S1~S3实现抢答信号的输入。下一页返回上一页5.4集成触发器②若抢答信号输入开关S1~S3中的任何一个开关被按下时，与之对应的指示灯被点亮。此时再按其他任何一个抢答开关均无效，指示灯仍“保持”第一个开关按下时所对应的状态不变。电路中，6个二输入与非门采用两个74LS00,3个三输入与非门采用74LS20。4.实训步骤与要求(1)检测与查阅器件手册用数字电路测试仪检测所用的集成电路，通过查阅集成电路手册，标出图5-38中各集成电路输入、输出端的引脚编号。下一页返回上一页5.4集成触发器(2)连接电路按图5-38连接电路，先在实训电路板上插接好IC器件。在插接器件时，要注意IC芯片的豁口方向(都朝左侧)和口方西向(都朝左侧)，同时要保证IC管脚与插座接触良好，管脚不能弯曲或折断，指示灯的正、负极不能接反。在通电前先用万用表检查各IC的电源接线是否正确。(3)电路调试首先按抢答器功能进行操作，若电路满足要求，说明电路没有故障;若某些功能不能实现，就要设法查找并排除故障。排除故障可按信息流程正向(由输入到输出)查找，也可按信息流程逆向(由输出到输入)查找。下一页返回上一页5.4集成触发器例如，当有抢答信号输入时，观察对应指示灯是否点亮，若不亮，可用万用表(或逻辑笔)分别测量相关与非门输入、输出端电平状态是否正确，由此检查线路的连接及芯片的好坏。(4)电路功能实训按下总清零开关S后，所有指示灯灭。按下S1~S3中的任何一个开关(如S1)，与之对应的指示灯(LED1)应被点亮，此时再按其他开关均无效。按总清零开关S，所有指示灯应全部熄灭。重复(2)和(3)步骤，依次检查各指示灯是否被点亮。下一页返回上一页5.4集成触发器(5)电路分析分析图5-38实训电路，填写表5-21各项内容，表中1表示高电平、开关闭合或指示灯亮;0表示低电平、开关断开或指示灯灭。如果不能正确分析，可以通过实训检测来完成。5.实训总结与分析①实训证明，该电路能将输入抢答信号状态“保持”在其输出端不变。例如，抢答开关S1被按下时，与其连接的与非门5的输出端Q1变为高电平，使与非门1输出低电平，指示灯LED1点亮;当开关S1松开后，与非门5的输出状态仍保持高电平不变，指示灯LED1仍保持点亮状态。下一页返回上一页5.4集成触发器②在图5-38中，与非门4,5连接构成的电路既有接收功能，同时又具有保持功能。在电路中可将与非门4,5连接构成的电路看成一个专门电路虚框内电路，该电路能接收输入信号，并按某种逻辑关系改变输出端状态。在一定条件下，该状态不会发生改变，即“保持”不变。③这类具有接收、保持记忆和输出功能的电路简称为触发器。触发器有多种功能和电路形式。掌握触发器的电路原理、功能与电路特点是本章学习的主要内容。目前，各种触发器大多通过集成电路来实现。返回上一页5.5基于Multism的触发器的仿真分析与设计5.5.1

双JK触发器组成的时钟变换电路该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。如图5-39所示电路是由双JK触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。将CC4027的J端(6脚)接至

端(2脚),K端(5脚)接至Q端(1脚),CP端(3脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平0状态，当CP脉冲上升沿到达后，Q端变为高电平1状态，

端为低电平0状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B,输出一个与CP脉冲同步的脉冲。下一页返回5.5基于Multism的触发器的仿真分析与设计当第二个CP上升沿到达后，Q变为低电平0状态，

变为高电平1状态。CP脉冲和Q端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。应当指出:经转换的双时钟脉冲，其频率为CP的1/2,QA与QB相差180。QA与QB的波形如图5-40所示。5.5.2

四锁存D型触发器组成的智力竞赛抢答器智力竞赛抢答电路如图5-41所示。该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其他数据信号不再传输和做出响应。下一页返回上一页5.5基于Multism的触发器的仿真分析与设计至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。图5-41所示电路是由四锁存D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC4001和六同相缓冲/变换器CC4010构成的智力竞赛抢答器电路工作时，CC4042的极性端E0(POL)处于高电平1,