CN114356417A 实行16位浮点矩阵点积指令的系统和方法 （英特尔公司）

R.萨德M.阿德尔曼Z.斯珀伯本申请公开了实行16位浮点矩阵点积指令2从与所述第二矩阵的行m对应的K个16位浮点数据元素和与所述第三矩阵的列n对应的将所述点积与对应于所述第一矩阵的M行中的行m且对应于N列中的列n的32位单精度将所述结果32位单精度数据元素存储在所述第一存储位置的、与所述第一矩阵的行m4.如权利要求1至3中的任一项所述的处理单元，其中，所述5.如权利要求1至4中的任一项所述的处理单6.如权利要求1至5中的任一项所述的处理单元7.如权利要求1至6中的任一项所述的处理3段指定与具有M行乘N列的32位单精度浮点数据元素的第一矩阵对应的多个数据元素的第素的第二矩阵对应的多个数据元素的第二存储位置，所述第三字段指定与具有K行乘N列针对所述第二矩阵的M行中的每个行m且针对所述第三矩从与所述第二矩阵的行m对应的K个16位浮点数据元素和与所述第三矩阵的列n对应的将所述点积与对应于所述第一矩阵的M行中的行m且对应于N列中的列n的32位单精度将所述结果32位单精度数据元素存储在所述第一存储位置的、与所述第一矩阵的行m4所述处理器核使用全局L2高速缓存的本地子集，并具22.如权利要求21所述的处理器核，其特征在于，所述矢量单元是16宽矢量处理单元23.如权利要求22所述的处理器核，其特征在于使用x86编译器编译采用高级程序语言的使用指令转换器，将所述x86二进制代码转换成能5[0004]矩阵矩阵乘法(又名GEMM或通用矩阵乘法)是现代处理器上常见的计算繁重的运可以对具有相对较少位的输入数据元素进行操6图22C是图示了根据一些实施例的用于由图22A和22B的伪代码使用的辅助函数的图25B是图示了根据实施例的通用矢量友好指令格式以及其类别B指令模板的框图26B是图示了根据一个实施例的构成完整操作码字段的特定矢量友好指令格式图26C是图示了根据一个实施例的构成寄存器索引字段的特定矢量友好指令格式图26D是图示了根据一个实施例的构成扩充操作字段的特定矢量友好指令格式的图28A是图示了根据实施例的示例性有序流水线和示例性寄存器重命名、无序发图28B是图示了根据实施例的要被包括在处理器中的有序架构核心的示例性实施图29A_B图示了更特定的示例性有序核心架构的框图，该核心将是芯片中的若干图29A是根据实施例的单个处理器核心，以及其到管芯上互连网络的连接并且与7图35是根据实施例的对比使用软件指令转换器来将源指令集中的二进制指令转的是，矩阵可以小于图块(使用少于图块的全部)或者利用多个图块(矩阵大于任何一个图还描述了用于实行矩阵(图块)16位图块点积(TILE168项。示例性图块选项包括但不限于：图块的多个行、图块的多个列，图块是否是有效的具有K行和N/2列的8字节元素(例如，双精度数据)。由于双精度操作数是单精度宽度的两行TILECONFIG指令期间实行一致性检查以确定其匹配调色9[0020]从存储器加载图块和将图块存储到存储器通常是从应用存储器到打包的数据行TILERELEASEALL指令清除了图块配置并且禁用了TILE操作(直到下一个配置图块的代码区域中。实现方式可以列举对可以与图块区域一起使用的其他指令的限[0029]上下文保存(例如，XSAVE)在将整个TILE存储区写入存储器时公开该整个TILE存[0033]在该示例中，一致存储器接口303耦合到主处理器/处理系统301和矩阵运算加速图示了其中主处理器501和矩阵运算加速器505不共享存储器但可以访问彼此的存储器的[0035]在一些实施例中，矩阵运算加速器307包括耦合到数据缓冲器305的多个FMA309据缓冲器305缓冲了从存储器加载的图块和/或要存储到存储器的图块(例如，使用图块加[0037]矩阵(图块A601)中的行数与包括计算的等待时间的串行(链式)FMA的数量相匹的源目的地行(在单个图块中或者跨图块)以隐藏该等待时间。一种实现方式还可以跨时些打包数据元素中的每一个都存储诸如浮点数据之类的有符号数据。第三有符号源(源3来自第一有符号源701和第二有符号源703的第二最高有效打包数据元素方位的数据相乘。[0046]将乘法结果的加法结果加到来自有符号源3709的最高有效打包数据元素方位的包数据元素方位对应于来自有符号第三源709的所使用的打包数据元素方位，或者如果存些打包数据元素中的每一个都存储诸如整数数据之类的有符号数据。第三有符号源(源3源803的大小是第三有符号源809的大小的一半。例如，第一有符号源801和第二有符号源来自第一有符号源801和第二有符号源803的第二最高有效打包数据元素方位的数据相乘。三源(初始值或先前迭代结果)809的大小的通道来完成并行执行。使用加法/饱和电路813[0053]无符号饱和意味着输出值被限制成该元素宽度的最大无符号数量(全为1)。有符号饱和意味着一个值被限制成处于针对该元素宽度的最小负数与最大正数之间的范围内[0054]加法和饱和检查的结果被存储到打包数据元素方位中的有符号结果815中，其对应于来自有符号第三源809的所使用的或者如果有下一次迭代的话被传递到下一次迭代的些打包数据元素中的每一个都具有诸如浮点数或整数数据之类的数据。第三有符号源(初第三有符号源915的四分之一。例如，第一源901和第二源903可以具有16位打包数据元素901和第二源903的第二最高有效打包数据元素方位的数据相乘，使用乘法器电路909将来电路911将来自第一源901和第二源903的最低有效打包数据元素方位的数据相乘。在一些[0060]将乘法结果的加法结果加到来自有符号源3915的最高有效打包数据元素方位的该打包数据元素方位对应于来自有符号第三源915的所使用的打包数据元素方位，或者被元素中的每一个都存储诸如浮点数或整数数据之类的数据。第三有符号源1015(初始的或先前结果)具有存储有符号数据的打包数据元素。第一源和第二源的大小是第三有符号源(例如，字)，并且第三有符号源1015(初始的或先前结果)可以具有64位打包数据元素(例1007将来自第一有符号源1001和第二无符号源1003的第二最高有效打包数据元素方位的加法器/饱和1013电路将乘法结果的加法结果加到来自第三有符号源1015(初始的或先前[0067]当加法导致对于有符号饱和而言过大或过小的值时，加法/饱和(累加器)电路应于来自第三有符号源1015(初始的或先前结果)的所使用的或被传递到下一次迭代的打解码电路1303根据存储在指令存储1301中的指令来实行指令的分支预测、指令的解码和/[0076]分支预测和解码电路1303耦合到分配/重命名1307电路，在一些实施例中，该分理寄存器堆1315被退休电路1317重叠以图示可以实现寄存器重命名和无序执行的各种方[0079]执行电路1311是一组一个或多个执行电路，包括标量电路1321、矢量/SIMD电路个)物理寄存器堆(耦合到或被包括在调度器电路1309和分配/重命名1307电路中)和存储器单元实行寄存器读取/存储器读取阶段；执行电路1311实行执行阶段；6)存储器单元和(一个或多个)物理寄存器堆(一个或多个)单元实行写回/存储器写入阶段；7)各个单元可[0081]核心可以支持一个或多个指令集(例如，x86指令集(具有已经被添加有更新版本市的ARM控股的ARM指令集(具有诸如NEON之类的可选的附加扩展)，包括本文中描述的(一[0082]应当理解的是，核心可以支持多线程(执行操作或线程的两个或更多个并行集物理核心为线程中的每一个提供逻辑核心的情况下，该物理核心是同时多线程的)或它们的组合(例如，时间分片获取和解码，以及其后诸如在英特尔超线程技术中的同时多线解码电路1403根据存储在指令存储1401中的指令来实行指令的分支预测、指令的解码和/[0084]分支预测和解码电路1403耦合到分配/重命名1407电路，在一些实施例中，该分个或多个)物理寄存器堆1415中的每一个表示一个或多个物理寄存器堆，其中不同的物理命名和无序执行的各种方式(例如，使用(一个或多个)重新排序缓冲器和(一个或多个)退[0087]执行电路1411包括一组一个或多个执行电路1427和一组一个或多个存储器访问个)物理寄存器堆(耦合到或被包括在调度器电路1409和分配/重命名1407电路中)和存储器单元实行寄存器读取/存储器读取阶段；执行电路1411实行执行阶段；6)存储器单元和(一个或多个)物理寄存器堆(一个或多个)单元实行写回/存储器写入阶段；7)各个单元可[0089]核心可以支持一个或多个指令集(例如，x86指令集(具有已经被添加有更新版本市的ARM控股的ARM指令集(具有诸如NEON之类的可选的附加扩展)，包括本文中描述的(一[0090]应当理解的是，核心可以支持多线程(执行操作或线程的两个或更多个并行集物理核心为线程中的每一个提供逻辑核心的情况下，该物理核心是同时多线程的)或它们的组合(例如，时间分片获取和解码，以及其后诸如在超线程技术中的同时多线的两个图块相乘。指针要从箭头指示的方向加载新的A矩阵(图块)和两个新的B矩阵(图[0104]处理器/核心1805的指令执行资源1811将图块描述1803的各方面存储到图块配置1817中。图块配置1817包括调色板表1813以详述针对调色板的什么图块被配置(每个图块[0105]图19图示了要支持的矩阵(图块)的描述的实施例。这是在执行STTILECFG指令时调色板ID被用来索引调色板表1813，该调色板表1813按照调色板ID存储了图块中的字节[0107]除TILECONFIG和STTILECFG外，成功执行矩阵(图块)指令会将startRow和startP[0108]在任何时候没有重新启动中断的矩阵(图块)指令，软件都有责任将startRow和存储该特定图块的行和列大小。StartP2011和StartRow2013被存储在单独的寄存器中。设置一个或多个状态寄存器2015(例如，TILES_CONFIGURED＝1)以指示图块被配置以供使的行和列)2031，StartP2011和StartRow2013被存储在作为打包数据寄存器的单个寄存学习)的峰值计算性能(和能量效率)的好选项。只要输出元素具有足够的位(即，多于输入)，这些应用中的一些(包括深度学习)可以对具有相对较少位的输入数据元素进行操作[0119]所公开的TILE16BDP指令要由处理器执行，该处理器包括获取电路以获取具有字[0120]图21是图示了根据一些实施例的使用TILE16BDP指令来加速矩阵乘法的框图。如(图块)2122的每个元素(M，N)，该响应通过使用转换电路2116A将来自指定的第一源矩阵(图块)2112A的行M的K对元素，以及使用转换电路2116B将来自指定的第二源矩阵(图块)块)2112A的行M(＝1)的K(＝3)对元素和来自指定的第二源矩阵(图块)2112B的列N(＝0)的[0125]所公开的实施例通过允许软件来实行具有减小的源元素大小的TILE16BDP指令来[0126]至少参照图22A_C、23和28A_B来进一步说明和描述用以执行TILE16BDP指令的系的，指令2201包括操作码2202(例如，TILE16BDP)和具有单精度元素的M×N目的地矩阵的操作数(如此处)，作为对指定的操作码的后缀或前缀(星号在本文中被用作指代那些可32位立即数中的不同的8位)，作为由软件进行编程的控制寄存器的部分(例如，的，指令2211包括操作码2212(例如，TILE16BDP)和具有单精度元素的M×N目的地矩阵[0132]图22C是根据一些实施例的用于与TILE16BDP指令一起使用的示例性辅助函数的伪代码。如所示的，伪代码2220定义了make_fp32()函数、write_row_and_zero()函数、TILE16BDP伪代码使用。指定的第一源矩阵的行M的k对元素和来自指定的第二源矩阵的列n的k对元素转换成单精容分别累加成偶数乘积的一个和以及奇数乘图24是图示了根据一些实施例的TILE16BDP指令的格式的框图。如所示的，转换的偶数元素相乘，并且将来自两个指定的源矩阵(图块)的经转换的奇数元素分别相[0143]TILE16BDP指令2400进一步包括若干个可选参数以控制处理器的行为，该参数包[0144]操作码2402被示出为包括星号，其要传达的是可以添加附加的前缀和/或后缀以可以被定义为具有指令格式的字段的不同子集(所包括的字段通常以相同的次序，但是至性ADD指令具有特定操作码和指令格式，该指令格式包括用以指定该操作码的操作码字段现将在操作数字段中具有选择特定操作数的特定内容。已经发布和/或公布了被称为高级矢量扩展(AVX)(AVX1和AVX2)并使用矢量扩展(V英特尔e64和IA_32架构软件开发人员手册，2014年9月；以及参见高级矢量扩展本文中描述的(一个或多个)指令的实施例可以采用不同的格式来体现。附加地，矢量友好指令格式是适合于矢量指令的指令格式(例如，存在特定于矢量运算的[0151]图25A_25B是图示了根据实施例的通用矢量友好指令格式及其指令模板的框图。图25A是图示了根据实施例的通用矢量友好指令格式及其类别A指令模板的框图；而图25B[0152]虽然将要描述其中矢量友好指令格式支持以下内容的实施例：具有32位(4字节)位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或大小)的32字节矢量操作数长度[0154]通用矢量友好指令格式2500以图25A_25B中图示的次序包括了下面列出的以下字[0155]格式字段2540——该字段中的特定值(指令格式标识符值)唯一地标识矢量友好[0157]寄存器索引字段2544——其内容直接地或通过地址生成来指定源操作数和目的[0158]修饰符字段2546——其内容将指定了存储器访问的采用通用矢量指令格式的指和/或写入存储器层级结构(在一些情况下，使用寄存器中的值来指定源和/或目的地地[0161]位移字段2562A——其内容被用作存储器地址生成的部分(例如，用于使指示了一个或另一个被使用)——其内容被用作地址生成的部分；其指定了要通过存储器访问(N)的大小进行缩放的位移因子——其中N是存储器访问中的字节数(例如，用于使用处理器硬件在运行时间基于完整操作码字段2574(在本文中稍后描述)和数据操纵字段没有被用于无存储器访问2505指令模板和/或不同的实施例可以仅实现两个中的一个或者[0163]数据元素宽度字段2564——其内容区分出要使用多个数据元素宽度中的哪一个是可选的，即如果仅支持一个数据元素宽度和/或使用操作码的某个方面来支持数据元素[0164]写掩码字段2570——其内容逐数据元素方位地控制目的地矢量操作数中的该数本操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另外一要被使用的写掩码的多个写入掩码寄存器中的一个(并且因此写掩码字段2570的内容间接标识要被实行的屏蔽)的实施例，但是替换实施例代替地或附加地允许掩码写入字段2570[0165]立即数字段2572——其内容允许立即数的规范。该字段在以在类别A的非存储器访问2505指令模板的情况下，阿尔法字段2552被解释为RS字类型运算2510和无存储器访问、数据变换类型运算2515指令模板来分别指定舍入255换的实施例可以支持可以将这些概念都编码到同一字段中，或者仅具有这些概念/字段中[0170]舍入运算控制字段2558——其内容区分要实行舍入运算群组中的哪一个(例如，变换字段2554B，其内容区分要实行多个数据变换中的哪一个(例如，无数据变换、调配[0172]在类别A的存储器访问2520指令模板的情况下，阿尔法字段2552被解释为驱逐提性2525指令模板和存储器访问、非暂时性2530指令模板来分别指定暂时性2552B.1和非暂[0173]矢量存储器指令利用转换支持来实行从存储器加载矢量以及将矢量存储到存储非暂时性数据是不太可能被足够快地重新使用以受益于一级高速缓存中的高速在类别B的指令模板的情况下，阿尔法字段2552被解释为写掩码控制(Z)字段[0177]在类别B的非存储器访问2505指令模板的情况下，贝塔字段2554的部分被解释为型运算2517指令模板来分别指定舍入2557A.1和矢量长度(VSIZE)2557A.2)，而贝塔字段[0179]舍入运算控制字段2559A——就像舍入运算控制字段2558一样，其内容区分要实舍入运算控制字段2559A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模其余部分被解释为矢量长度字段2559B，其内容区分要对其实行多个数据矢量长度中的哪[0181]在类别B的存储器访问2520指令模板的情况下，贝塔字段2554的部分被解释为广[0185]在类别A和类别B中找到的各种指令模板在不同情形中是有益的。在一些实施例科学(吞吐量)计算的核心可以仅支持类别A，而意图用于两者的核心可以支持两者(当然，用核心的处理器中，主要意图用于图形和/或科学计算的图形核心之一可以仅支持类别A，而一个或多个通用核心可以是具有意图用于通用计算的无序执行和寄存器重命名的高性多个)类别的指令的形式；或者2)具有使用全部类别的指令的不同组合编写的替换例程且AVX)中所使用的那些字段相似或相同。此格式与具有扩展的现有x86指令集的前缀编码字[0188]通用矢量友好指令格式2500包括在下面按照图26A中图示的次序列出的以下字EVEX.B位字段提供了与对应的VEX位字段相同的功能，并且使用1s补码形式来编码，即，(如下所述)中不接受MOD字段中的值11；替换的实施例不存储这个和下面以反转格式指示[0194]操作码映射字段2615(EVEX字节1，位[3:0]_mmmm)——其内容对隐含式前导操作有SIMD前缀(因此PLA可以执行这些旧有指令的旧有和EVEX格式两者而无需修改)。尽管较[0200]贝塔字段2554(EVEX字节3，位[6:4]_SSS，也被称为EVEX.s2_0、EVEX.r2_0、没有写掩码被用于该特定指令(这可以用各种各样的方式来实现，该方式包括使用硬连线[0203]真实操作码字段2630(字节4)也被称为操作码字节。在此字段中指定操作码的部视为操作码扩展并且不被用来对任何指令操作数进行编码。R/M字段2646的角色可以包括[0206]位移字段2562A(字节7_10)——当MOD字段2642包含10时，字节7_10是位移字段位位移相同的方式对位移因子字段2562B的位移进行编码(因此在ModRM/SIB编码规则中没有变化，而是仅在由硬件解释位移值方面有变化(其需要按照存储器操作数的大小来缩放图26B是图示了根据一个实施例的构成完整操作码字段2574的特定矢量友好指令图26C是图示了根据一个实施例的构成寄存器索引字段2544的特定矢量友好指令MODR/M.reg字段2644、MODR/M.r/m字段2646、VVVV字段2620、xxx字段2654以及bbb字段图26D是图示了根据一个实施例的构成扩充操作字段2550的特定矢量友好指令格1(舍入2552A.1)时，贝塔字段2554(EVEX字节3，位[6:4]_SSS)被解释为舍入控制字段2554A。舍入控制字段2554A包括一位SAE字段2556和两位舍入运算字段2558。当rs字段字段2552(EVEX字节3，位[7]_EH)被解释为驱逐提示(EH)字段2552B，并且贝塔字段2554器访问操作)时，贝塔字段2554(EVEX字节3，位[6:4]_SSS)被解释为矢量长度字段2559B256位覆盖在寄存器ymm0_16上。将较低16个zmm寄存器的低阶128位(ymm寄存器的低阶128[0213]换言之，矢量长度字段2559B在最大长度与一个或多个其他较短长度之间进行选指令模板在打包或标量单/双精度浮点数据以及打包或标量整数数据上进行操作。标量运点数据上实行标量浮点运算的八元素堆栈；而MMX寄存器被用来对64位打包整数数据实行不同处理器的实现方式可以包括：1)包括意图用于通用计算的一个或多个通用有序核心和/或科学(吞吐量)的一个或多个专用核心的协处理器。这样的不同处理器导致不同的计图28A是图示了根据实施例的示例性有序流水线和示例性寄存器重命名、无序发[0221]图28B示出了包括耦合到执行引擎单元2850的前端单元2830的处理器核心2890，单元2840中或者以其它方式在前端单元2830内)。解码单元2840耦合到执行引擎单元2850[0223]执行引擎单元2850包括耦合到退休单元2854和一组一个或多个调度器单元2856元2854和(一个或多个)物理寄存器堆(一个或多个)单元2858耦合到(一个或多个)执行集括仅一个执行单元或全部都实行所有功能的多个执行单元。(一个或多个)调度器单元们自己的调度器单元、(一个或多个)物理寄存器堆单元和/或执行集群的存储器访问流水高速缓存单元2834进一步耦合到存储器单元2870中的2级(L2)高速缓存单元2876。L2高速缓存单元2876耦合到一个或多个其它级高速缓存并且6)存储器单元2870和(一个或多个)物理寄存器堆(一个或多个)单元2858实行写回/存储器写阶段2818；7)各个单元可能涉及异常处理阶段2822；以及8)退休单元2854和(一个或多个)物理寄存器堆(一个或多个)单元285[0226]核心2890可以支持一个或多个指令集(例如，x86指令集(具有已经被添加有更新维尔市的ARM控股的ARM指令集(具有诸如NEON之类的可选的附加扩展))，包括本文中描述[0227]应当理解的是，核心可以支持多线程(执行操作或线程的两个或更多个并行集物理核心为线程中的每一个提供逻辑核心的情况下，该物理核心是同时多线程的)或它们的组合(例如，时间分片获取和解码，以及其后诸如在超线程技术中的同时多线缓存单元2834/2874和共享L2高速缓存单元2876，但是替换的实施例可以具有用于指令和些实施例中，系统可以包括内部高速缓存和在核心和/或处理器外部的外部高速缓存的组图29A_B图示了更特定的示例性有序核心架构的框图，该核心将是芯片中的若干[0230]图29A是根据实施例的单个处理器核心，以及其到管芯上互连网络2902的连接并支持具有打包数据指令集扩展的x86指令集。L1高速缓存2906允许低等待时间访问以将存换的实施例可以使用不同的方法(例如，使用单个寄存器集或者包括允许数据在两个寄存[0232]图29B是根据实施例的图29A中的处理器核心的部分的展开图。图29B包括L1高速缓存2904的L1数据高速缓存2906A部分，以及关于矢量单元2910和矢量寄存器2914的更多单精度浮动指令以及双精度浮动指令中的一个或多个。VPU支持利用调配单元2920来调配示了具有多个核心3002A_N、系统代理单元3010中的一组一个或多个集成存储器控制器单器、GPGPU(通用图形处理单元)、高吞吐量多集成核心(MIC)协处理器(包括30或更多个核互连单元3012将专用逻辑3008(集成图形逻辑是专用逻辑的示例并且在本文中也被称为专知技术。在一个实施例中，在一个或多个高速缓存单元3006与核心3002A_N之间维持一致[0236]在一些实施例中，核心3002A_N中的一个或多个核心有多线程的能力。系统代理3010包括协调和操作核心3002A_N的那些组件。系统代理单元3010可以包括例如电源控制单元(PCU)和显示单元。该PCU可以是或可以包括调节核心3002A_N和专用逻辑3008的功率来说，能够并入如本文中公开的处理器和/或其它执行逻辑的大量的各种各样的系统或电中枢3120包括图形存储器控制器中枢(GMCH)3190和输入/输出中枢(IOH)3150(它们可以处[0241]存储器3140可以是例如动态随机访问存储器(DRAM)、相变存储器(PCM)或二者的如快速通道互连(QPI)之类的点对点接口或类似的连接3195来与(一个或多个)处理器[0246]处理器3270和3280被示为分别包括集成存储器控制器(IMC)单元3272和3282。处第二处理器3280包括P_P接口3286和3288。处理器3270、3280可以经由点对点(P_P)接口3216可以是外围部件互连(PCI)总线，或者是诸如PCI快速总线或另一第三代I/O互连总线[0252]图33图示了处理器3270、3280可以分别包括集成存储器和I/O控制逻辑(“CL”)[0255]可以将诸如图32中图示的代码3230之类的程序代码应用于输入指令来实行本文中描述的功能并且生成输出信息。可以以已知方式将输出信息应用于一个或多个输出设[0258]这样的机器可读存储介质可以包括而不限于由机器或设备制造或形成的物品的[0259]因此，实施例还包括包含指令或包含设计数据(诸如硬件描述语言(HDL))的非暂[0261]图35是图示了根据实施例的对比使用软件指令转换器来将源指令集中的二进制示出了采用高级语言3502的程序可以使用x86编译器3504来编译，以生成x86二进制代码3506，该x86二进制代码3506可以由具有至少一个x86指令集核心的处理器3516本机地执他方式处理(1)英特尔x86指令集核心的指令集的很大一部分或者(2)目标为在具有至少一个x86指令集核心的英特尔处理器上运行的目标代码版本的应用或其他软件，以便实现与有或没有附加的链接处理的情况下在具有至少一个x86指令集核心3516的处理器上执行。类似地，图35示出了可以使用替换的指令集编译器3508来编译采用高级语言3502的程序，以生成替换的指令集二进制代码3510，该指令集二进制代码3510可以由不具有至少一个指令集和/或执行加利福尼亚州森尼维尔市的ARM控股的ARM指令集的核心的处理器)本机心的处理器或其他电子设备通过仿真、模拟或任何其他过程来执行x86二进制代码3506的指定操作码和具有单精度元素的M×N目的地矩阵、M×K第一源矩阵和K×N第二源的位置，那些乘积与元素(m，n)的先前内容分别累加成偶数乘积的一个和以及奇数乘积的一个和；[0263]示例2包括示例1的示例性处理器的实质，其中16位浮点格式是bfloat16或个或多个具有没有被设置为TRUE的VALID参数；指定的目的地矩阵具有与指定的第一源矩转换的偶数元素相乘，并且将来两个指定的源矩阵(图块)的经转换的奇数元素分别相乘，并且然后将那些乘积与元素的先前内容分别累加成偶数乘积的一个和以及奇数乘积的一[0270]示例9包括示例8的示例性方法的实质，其中16位浮点格式是bfloat16或[0272]示例11包括示例8的示例性方法的实质，其中执行电路在必要时进一步使执行结[0273]示例12包括示例8的示例性方法的实质，其中该指令进一步指定包括M×N位的写[0274]示例13包括示例8的示例性方法的实质，其中指定的源和目的地矩阵位置均在寄[0275]示例14包括示例8的示例性方法的实质，其中执行电路进一步要在发生故障条件个或多个具有没有被设置为TRUE的VALID参数；指定的目的地矩阵具有与指定的第一源矩[0277]示例16包括示例15的示例性系统的实质，其中16位浮点格式是bfloat16或