CN114397955B 具有可调电压和端接的存储器接口以及使用方法 （高通股份有限公司）

201680055256.X2016.09.09US2009075607A1,2009.03.19具有可调电压和端接的存储器接口以及使一种存储器接口包括：上拉器件和下拉器力轨供应第一电源电压，在端接数据传输模式未端接数据传输模式中片内端接并未加载数据2第一发射和接收数据接口，其通过传输信道与第二发射和接的电压摆动在所述第一数据传输模式和所述第二数据传输模式下拉晶体管，其中所述上拉晶体管耦合在所述电源与4.根据权利要求3所述的存储器接口电路，其中所述上拉晶体管和所述下拉晶体管包5.根据权利要求1所述的存储器接口电路，其中所述存储器接口电路被包括在片上系6.根据权利要求1所述的存储器接口电路，其中所述存储器接口电路被包括在存储器7.根据权利要求1所述的存储器接口电路，其中所述传输信道包括在片上系统与存储第二存储器接口，通过传输线与所述第一存储器接口通信下拉器件，其中所述上拉器件耦合在电源轨与所述使得所述传输线在所述第一存储器接口处的单端电压摆动在未端接数据传输模式和端接9.根据权利要求8所述的系统，其中所述第一存储器接口包括动态随机存取存储器10.根据权利要求9所述的系统，其中所述DRAM接口包括低功率第四代双倍数据速率313.根据权利要求8所述的系统，其中所述上拉器件和所述下拉器件包括N型场效应晶在与传输信道和接收数据接口通信的发射数据接口处发射数从所述第一数据传输模式改变到所述第二数据传输模式，包括改变传输20.根据权利要求16所述的方法，其中所述发射数据接口包括低功率第四代双倍数据速率(LPDDR4)动态随机存取存储器(DRA4[0003]本申请要求于2015年9月24日提交的[0004]本申请涉及与处理器设备的存储器接口，并且更具体地涉及具有可调电压和端[0005]同步动态随机存取存储器(SDRAM)是用于移动通信和计算设备(诸如智能手机和种数据速度和功率要求相对应的几种版本的LPDDR。例如，LPDDR3(有时也表示为LP3)和LPDDR4(有时也表示为LP4)是LPDDR的两个最新版本。LPDDR4被设计为以更高的速度进行[0006]现代移动设备(诸如智能手机)的趋势是将存储器设计聚焦在更大的存储器传输要求。SoC是指被嵌入在单个衬底上以允许移动设备执行复杂且耗电量大的应用的多个功[0007]目前这一代低功耗双倍数据速率(LPDDR4)DRAM在其接口中针对上拉和下拉驱动的源极电压为VDDQ减去其阈值电压，使得源极电压在最小值550mV到最大值888mV之间变5使得未端接模式中的AC功耗大约为端接模式中接口具有可调节的电源和可选择的片内端接电阻。存储器接口被耦合到数据传输线和另一发射和接收存储器接口，该另一发射和接收存储器接口还具有可调节的电源和可选择中使用。正在传输的存储器接口可以根据它是处于端接还是未端接数据传输模式来调节[0013]在另一实施例中，一种方法包括在与传输信道和接收数据接口通信的发射数据[0014]在又一实施例中，一种存储器接口包括用于传输二进制一的装置和用于传输二传输二进制零的装置耦合在数据线与接地之间。存储器接口还包括用于在端接数据传输模式期间向电力轨施加第一电源电压以及在未端接数据传输模式期间向电力轨施加第二[0015]在又一实施例中，一种存储器接口电路包括通过传输信道与第二发射和接收数据接口通信的第一发射和接收数据接口，其中第二发射和接收数据接口包括可选择的片内端接电阻，该可选择的片内端接电阻被配置为在第一数据传输模式中接通并且在第二信并且被配置为针对第一数据传输模式施加第一电压电平并且针对第二数据传输模式施6[0017]图2示出了根据本公开的实施例的使用多个接口与存储器芯片通信的示例处理[0018]图3示出了根据本公开的实施例的包括通过用于数据的传输信道而连接的存储[0019]图4示出了根据本公开的实施例的用于基于端接或未端接传输模式来改变电压的[0020]本文中公开了包括可调节的电源和片内端接组件的存储器接口的实施例。为了降低存储器接口中的AC功耗，不再跨过端接模式和未端接模式保持如上所述的VDDQ电源节器(LDO)或开关电源，其被配置为通过降低VDDQ电平来响应于未端接模式有效的指示。如上面所讨论的，端接模式(也称为端接数据传输模式)通常是指其中ODT器件(例如，晶[0021]在本公开的一个方面，在未端接模式期间的VDDQ可以是在端接模式期间用于或VSSQ处的VDDQ的任何特定电压电平，因为在替代实现中可以适当采用其他电压电平或[0022]图1是示出示例片上系统(SOC)裸片100和相应架构的架构图。在一个实施例中，能的区域110-140中的每个示出为分离且不同的区域，但是实际的物理布局可能更为复[0023]在一个实施例中，调制解调器130针对诸如长期演进(LTE)等很多已知无线技术或标准中的任何技术或标准来实现基带处理。处理器110-130是指专用于那些功能块的是指专用于存储器控制器和用于与外部存储器接口的接口电路的SoC裸片100的区域。例7的至少一个与存储器电路140通信。各种组件110-140可以经由诸如总线等任何形式的已[0024]存储器电路140包括用于向一个或多个存储器芯片发射数据和从一个或多个存的端接组件和被配置为随着接口从端接改变到未端接而改变电压电平并且反之亦然的可[0025]图2是根据一个实施例的图1的SoC100的示例应用的图示。图2示出了其中SoC[0026]这个示例中的存储器芯片220包括用于具有SoC100的计算设备的任何适当的存器(DRAM)芯片和电可擦除可编程只读存储器(闪存)芯片，但是实施例的范围并不限于任100接收数据，并且存储器芯片220处的存储器控制器然后将该数据存储在存储器芯片的[0027]图2的系统可以包括图1和3所示的系统的实现。在一个示例中，图2的系统200根[0028]类似地，SoC100还具有被配置为通过各[0029]图3是根据一个实施例的耦合到存储器芯片的接口电路的SoC的接口电路的图390的图示，并且在这个示例中表示在TX/RX电路224处的接口电路之一。接口电路380、[0031]传输信道320提供在SoC100与存储器芯片220之间的数据链路。传输信道320可8示出为传输线，以便强调其通常与传输线的相似性，包括具有特性阻抗以及电阻电容[0035]而且，接口电路380和接口电路390中的每个被配置为在传输模式和接收模式两电源304a可以服务在SoC100处的多于一个接口电路，并且控制电路302b和电源304b可以各种接口电路100可以共享相同的VDDQ和VSSQ电力轨和接地轨，并且存储器芯片220处的他实施例可以使用p型器件和n型器件(诸如互补金属氧化物半导体或CMOS实施例)的组未端接模式操作并且提供适当控制信号以促进所选择的模式的逻辑可以以硬件、软件或硬件和软件的组合来实现。这种逻辑可以作为存储在有形介质(诸如SoC100或存储器芯[0040]电源304a以第一电压电平操作，第一电压电平是相对于在未端接模式期间使用9310a的阈值电压。在本实施例中，可以期望的是，在未端接模式中的电压摆动大约为入操作，SOC100(和可能的存储器芯片220)可以不时地在端接操作模式与未端接操作模[0044]在控制电路302a和302b处或者在SoC100或存储器芯片220的某个其他适当位置片220之间传送的每一比特数据，在与其他传输线相关联的接口处发生相同或类似的动在端接高速模式与未端接低速模式之间切换，但是这样的传统系统对于两种模式使用与[0046]相反，上面关于图1至3描述的实施例根据速度和片内端接设置来改变VDDQ电压[0049]在框410处发射数据信号包括向传输信道320施加高电压或低电压(二进制一或[0051]可以根据SOC100或存储器芯片220中的编程功能来做出关于是否从第一数据传的范围包括使用现在已知或以后开发的任何合适的算法来确定在框420处改变传输模工作电压包括在VDDQ处的电压电平，其中上拉器件和下拉器件310a和312a设置在VDDQ与[0055]还