CN114530181B 一种非易失性存储装置、编程方法及存储器系统 （长江存储科技有限责任公司）

本申请实施例公开了一种非易失性存储装编程方式对所述存储单元阵列分别进行相继的主锁存器和(N-1)个数据锁存器和与数据通路耦第一物理页进行编程的过程中，在第2(N-M)个存储器状态的编程验证通过的情况下使得主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，其中M为大于或等于1且小于或等于(N-2)2存储单元阵列，所述存储单元阵列中的存储单元按行和列排列外围电路，所述外围电路耦接于所述存储单元阵列，所述外围电路理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻所述外围电路包括分别耦合到位线的多个页缓冲器，每个页缓冲器包括：主锁存器、够存储第一非物理页信息；所述(N-1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写入N第2(N-M)个存储器状态的编程验证通过的情况下使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，以及释放所述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数据；并且在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程存器存储的对应第1至第2N-2个存储器状态的标识不同于对应第2N-1至第2N个存储器状态在使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1在对所述2N个存储器状态中的第2N-1个存储器状态进行编程验证之前，将所述第一物理页3页的N个逻辑页中的一个逻辑页的编程数据存在对所述2N个存储器状态中的倒数第二个存储器状态进行编程验证之后，释放N个所述页8.根据权利要求1所述的非易失性存储装置，其特页的3个逻辑页执行一次所述编程的过程中作为3个页锁存器暂存待写入3个逻辑页的编程9.根据权利要求1所述的非易失性存储装置，其特页的4个逻辑页执行一次所述编程的过程中作为4个页锁存器暂存待写入4个逻辑页的编程存储单元阵列，所述存储单元阵列中的存储单元按行和列排列外围电路，其被配置为将第一物理页和第二物理页以缓存列分别进行相继的第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选器被配置为能够存储第二非物理页信息；所述(N-1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器所述外围电路还被配置为：在对所述第一物理页进行编程的过程中，能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态的编逻辑页中一个逻辑页的编程数据存储在释放一个的页锁置为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编14.根据权利要求12所述的非易失性存储装置，其特征在于，所述外围电路还被配置416.根据权利要求12所述的非易失性存储装置，其特征在于，所述外围电路还被配置N个存储器状态中的倒数第3个存储器状态进行编程验证之后，禁用位线偏置功17.根据权利要求16所述的非易失性存储装置，其特征在于，所述外围电路还被配置物理页的N个逻辑页中相应的一个逻辑页的编程数据存储在N个所述页锁存器的至少一个物理页的N个逻辑页中的一个逻辑页存储在N个所述页锁存器18.根据权利要求17所述的非易失性存储装置，其特征在于，所述外围电路还被配置3位数据，所述外围电路还被配置为基于第一物理页/第二物理页的3个逻辑页对选定的存理页的3个逻辑页执行一次所述编程的过程中作为3个页锁存器暂存待写入3个逻辑页的编4位数据，所述外围电路还被配置为基于第一物理页/第二物理页的4个逻辑页对选定的存理页的4个逻辑页执行一次所述编程的过程中作为4个页锁存器暂存待写入4个逻辑页的编将当前第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦将第一非物理页信息存储在所述页缓冲器中的主在对所述第一物理页进行第一次编程的过程中，完成第1至第2(N-M)个存储器状态的编程操作时对对应第2(N-M)个存储器状态的编程操作进行编程验证操作，在第2(N-M)个存储器状态的编程验证通过的情况下，使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，以及释放所述N个页锁存器的至5在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个逻辑24.根据权利要求23所述的方法，其特征使用增量阶跃脉冲编程ISPP编程方式对第1至第2(N-M)个存储通过的情况下，使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对器存储的对应第1至第2(N-1)个存储器状态的标识不同于对应第2(N-1)+1至第2N个存储器状态存器存储的对应第1至第2N-2个存储器状态的标识不同于对应第2N-1至第2N个存储器状态27.根据权利要求26所述的方法，其特征在于，在编程期间对位线进行浮置以转储所述主锁存器且在对所述2N个存储器状态中的第2N-1个存储器状态进行编程验证之后，将所述第二物理页的N个逻辑页中的一个逻辑页的编程数据存储在N个所述页锁存器的至将当前第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦将第二非物理页信息存储在所述页缓冲器中的偏置在对所述第一物理页进行编程的过程中，禁用位线偏置功6在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中的一个逻31.根据权利要求30所述的方法，其特使用增量阶跃脉冲编程ISPP编程方式对第1至第2(N-M)个存储在对2N个存储器状态中的倒数第3个存储器状态进行编程验证之后，禁用位线偏置功物理页的N个逻辑页中相应的一个逻辑页的编程数据存储在N个所述页锁存器的至少一个物理页的N个逻辑页中的一个逻辑页的编程数据存储在N个所述页锁存器至少一个如权利要求1至11中任一项所述的非易失性存储装置或至少一个如权利要求耦合到所述非易失性存储装置并且被配置为控制所述非易失性7一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继地第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N为能够存储第一非物理页信息；所述(N-1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁存器暂存待写2(N-M)个存储器状态的编程操作时对对应第2(N-M)个存储器状态的编程操作进行编程验证操(N-M)个存储器状态的编程验证通过的情况下使得所述主锁存器存储的对应第1至述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数据；并且在对所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的8元阵列分别进行相继地第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的N个逻辑页对选定的锁存器被配置为能够存储第二非物理页信息；所述(N-1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页锁置功能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器存储装置包括存储单元阵列和外围电路；所述存储单元阵列中的存储单元按行和列排列，[0016]将当前第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦接的一个缓存锁存[0018]在对所述第一物理页进行第一次编程的过程中，完成第1至第2(N的编程操作时对对应第2(N-M)个存储器状态的编程操作进行编程验证操作，在第2(N-M)个存储器状态的编程验证通过的情况下，使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，以及释放所述N个页锁存器[0019]在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个性存储装置包括存储单元阵列和外围电路；所述存储单元阵列中的存储单元按行和列排N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦接的一个缓存锁9[0024]在以缓存编程方式对第二物理页进行相继于所述第一次变成的第二次编程之前且对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中的一个[0026]至少一个如上任一项所述的非易失性存储装置以及耦合到所述非易失性存储装[0032]图4为本申请一实施例提供的包括存储单元阵列和外围电路的非易失性存储装置[0034]图6为本申请一实施例提供的用户数据在页锁存器中未经编码转换的状态编码[0035]图7为本申请一实施例对暂存的逻辑页的编程数据进行编码转换后的编码状态[0036]图8为本申请一实施例提供的LV3编程验证通过并改变主锁存器DS功能时的编码[0039]图11为本申请另一实施例提供的非易失性存储装置的编程方法的具体实现流程[0040]图12为本申请一实施例对暂存的逻辑页的编程数据进行编码转换后的编码状态[0042]图14为本申请一实施例提供的LV5编程验证通过并改变主锁存器DS功能时的编码[0044]图16为本申请一实施例对暂存的逻辑页的编程数据进行编码转换后的编码状态[0045]图17为本申请一实施例提供的LV7编程验证通过并改变主锁存器DS功能时的编码[0047]图19为本申请一实施例提供的LV13编程验证通过并改变主锁存器DS功能的编码[0049]图21为本申请一实施例对暂存的逻辑页的编程数据进行编码转换后的编码状态[0052]图24为本申请一实施例提供的LV13编程验证通过并改变主锁存器DS功能时的编[0054]图26本申请一实施例提供的LV5编程验证通过并禁用位线偏置功能时的编码状态[0056]图28本申请一实施例提供的非易失性存储装置的编程方法的具体实现流程示意[0057]图29为本申请一实施例提供的LV13编程验证通过并禁用位线偏置功能时的编码盖非排他性的包含，从而使得包括一系列要素的方法或者装置不仅包括所明确记载的要的方法或者装置中还存在另外的相关要素(例如方法中的步骤或者装置中的单元，例如的逻辑页page3的编程数据移入数据锁存器的时间是隐藏在第一次编程过程中的，即在将数的编程数据从缓存锁存器到数据锁存器的移动，使得数据写入到存储单元阵列的效率低[0062]图2示出了根据本公开的一些方面的具有非易失性存储装置的示例性系统200的(AP))。主机208可以被配置为将数据发送到非易失性存储装置204或从非易失性存储装置[0063]非易失性存储装置204可以是本公开中公开的任何非易失性存储装置。根据一些实施方式，控制器206耦合到非易失性存储装置204和主机208，并且被配置为控制存储装子设备中使用的其他介质。在一些实施方式中，控制器206被设计为用于在高占空比环境算机等的移动设备的数据储存器以及企业存储装置。控制器206可以被配置为控制非易失于从非易失性存储装置204读取的或者被写入到非易失性存储装置204的数据的纠错码[0064]控制器206和一个或多个非易失性存储装置204可以集成到各种类型的存储设备器系统202可以实施并且封装到不同类型的终端电子产品中。在如图3A中所示的一个示例3B中所示的另一示例中，控制器206和多个非易失性存储装置204可以集成到SSD306中。[0065]图4示出了本申请实施例中包括存储单元阵列401和外围电路400的非易失性存储[0066]页缓冲器/感测放大器404可以被配置为根据来自控制逻辑412的控制信号从存储感测放大器404可以存储要被编程到存储单元阵列401的一个物理页中的一个逻辑页的编个页缓冲器包括(N-1)个数据锁存器和与数据通路耦接的一个缓存锁存器，以用于暂时地存储从数据总线418接收的N位数据的片段，并且以缓存编程方式通过对应的位线将N位数[0067]列解码器/位线(BL)驱动器406可以被配置为由控制逻辑412控制，并且通过施加器408还可以被配置为使用从电压发生器410生成的字线电压来驱动字线。电压发生器410可以被配置为由控制逻辑412控制，并且生成将被供应到存储单元阵列401的字线电压(例[0068]控制逻辑412可以耦合到上文描述的每个外围电路，并且被配置控制每个外围电感测放大器404被配置为基于预设规则将用户数据转换为要编程到选定的存储单元行中的程数据可以暂时地存储在页缓冲器/感测放大器[0070]图5示出了本申请实施例中在编程操作中的页缓冲器/感测放大器404的详细块中暂时地存储用于对选定的存储单元行进行编程的第一物理页/第二物理页的N个逻辑页所示)接收的用户数据进行预处理，并且基于预设规则将其转换为要编程到选定的存储单元行中的第一物理页/第二物理页的N个逻辑页的编与数据通路耦接的一个缓存锁存器(DC)506，所述(N-1)个数据锁存器508和所述一个缓存锁存器506用于对第一物理页/第二物理页的N个逻辑页执行一次编程的过程中作为N个页[0072]每个页缓冲器电路502还可以包括用于存储非物理页信息的多个存储单元，非物理页信息是指除了物理页中的逻辑页的编程数据之外的其他信息，其区别于例如N个逻辑页的编程数据，非物理页信息在编程过程中可以被使用来帮助实现物理页的数据编程过括被配置为存储验证信息和编程信息的主锁存器(DS)512、以及被配置为存储相应的位线置电路504耦合到相应的位线BL并且被配置为在编程操作中将位线电压施加到耦合到相应程(CachePrograming)方式对所述存储单元阵列分别进行相继的第一次编程和第二次编程，以及在第一次编程/第二次编程的过程中基于第一物理页/第二物理页的3个逻辑页对D2和所述一个缓存锁存器DC用于对第一物理页/第二物理页的3个逻辑页执行一次所述编程的过程中作为3个页锁存器暂存待写入3个逻辑页的编程数据；所述外围电路还被配置对对应第2(N-M)个存储器状态的编程操作进行编程验证操作，在第2(N-M)个存储器状态的编程验证通过的情况下使得所述主锁存器进行非目标验证，即使得主锁存器存储的对应第1所述N个页锁存器的至少一个以缓存第二物理页的N个逻辑页的至少一个逻辑页的编程数的编程数据存储在释放的一个页锁存器中，其中M为大于或等于1且小于或等于(N-2)的整[0074]在本申请实施例中，所述外围电路进一步被配置为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程方式对第1至第2(N-M)个存储器状为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程[0075]在一具体实施方式中，每个存储单元具有8种存储器状态(电平)并且因此可以存存储器状态进行编程验证之前，将所述第一物理页的N个逻辑页中相应的一个逻辑页的编存储器状态进行编程验证之后，将所述第二物理页的N个逻辑页中的一个逻辑页的编程数第4个存储器状态LV3进行编程验证前，DC可以存储第一物理页的3个逻辑页中的一个逻辑页(当前UP)的编程数据，并且D1可以存储第一物理页的相应的逻辑页(当前LP)的编程数状态中的第4个存储器状态LV3进行编程验证后，将所述第二物理页的3个逻辑页中的一个DS存储的对应第1至第2(N-1)个存储器状态的标识不同于对应第2(N-1)+1至第2N个存储器状态储器状态的标识和未编程验证通过的存储器状态的标识不同，当DS为1时表示该存储器状态编程验证通过，当DS为0时表示该存储器状态编程验证未通过。LV3编程验证通过(LV3锁存器DS中未编程验证通过的存储器状态的标识为0，因此两个页锁存器与进行非目标验第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识之后，在编程期间对位线进行浮置以转储所述主锁存器中的第一非物理页信息。在一些实施例状态中的倒数第二个存储器状态进行编程验证之后(即，已经验证第7个存储器状态个页锁存器可以缓存第二物理页的3个逻辑页(下一LP、下一MP和下一UP)中的每一页的编第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦接的一个缓存锁存器；将第一非物中，完成第1至第2(N-M)个存储器状存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释[0083]图11为本申请实施例提供的非易失性存储装置的编程方法的具体实现流程示意[0087]在步骤S101中，每个存储单元被配置为以8个存储器状态中的一个存储器状态存物理页的3个逻辑页中相应的一个逻辑页的编程数据存储在3个所述页锁存器的至少一个DC可以存储当前第一次编程对应的第一物理页的3个逻辑页中的一个(当前UP)的编程数储器状态进行编程验证之后，将所述第二物理页的3个逻辑页中的一个逻辑页的编程数据中的第4个存储器状态LV3进行编程验证之后，将所述第二物理页的3个逻辑页中的一个逻辑页的编程数据存储在3个所述页锁存器的至少储器状态的编程操作时对对应第2(N-M)个存储器状态的编程操作进行编程验证操作，在第2(N-M)个存储器状态的编程验证通过的情况下，使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，以及释放所述N个[0089]在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个[0091]在本申请实施例中，在对所述2N个存储器状态中的第2N-1个存储器状态进行编程页锁存器的至少一个中；并且在对所述2N个存储器状态中的第2N-1个存储器状态进行编程LV3进行编程验证后，将所述第二物理页的3个逻辑页中的一个逻辑页的编程数据存储在3[0092]在本申请实施例中，在对所述2N个存储器状态中的第2N-1个存储器状态进行编程的存储器状态的标识为0，因此两个页锁存器与进行非目标验证的主锁存器DS组合就可以所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个应第1至第2(N-1)个存储器状态的标识不同于对应第2(N-1)+1至第2N个存储器状态的标识。具锁存器存储的对应第1至第4个存储器状态的标识不同于对应第5至第8个存储器状态的标浮置以转储所述主锁存器中的第一非物理页信息。由于在LV3编程验证通过后进行的非目标验证使得主锁存器用于标识已编程验证通过的存储器状态和未编程验证通过的存储器器中的逻辑页的编程数据按照预设规则进行编码转换，得到如图12所示由图6经编码转换物理页的3个逻辑页中的一个(当前UP)的编程数据，并且D1可以存储第一物理页的相应的数据。LV4编程验证通过(LV4pass)就是指三个页锁存器中存储器状态LV0～LV4对应的片证为使得所述主锁存器存储的对应第1至第2N-2个存储器状态的标识不同于对应第2N-1至为0时表示该存储器状态未编程验证通过。可以如下图14所示更新图13的二进制编码，其[0098]由于在LV5验证通过后进行的非目标验证使得主锁存器存储的对应第1至第6个存置以使偏置锁存器DL空闲从而转储所述主锁存器DS中的第状态中的倒数第二个存储器状态进行编程验证之后(即，已经验证第7个存储器状态页锁存器可以缓存第二物理页的3个逻辑页(下一LP、下一MP和下一UP)中的每一页的编程器存储的编程数据按照预设规则进行编码转换，得到对应不同存储器状态的二进制编码，储器状态的编程操作时对对应第2(N-M)个存储器状态的编程操作进行编程验证操作，在第2(N-M)个存储器状态的编程验证通过的情况下，使得所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存储器状态的标识，以及释放所述N个[0105]在以缓存编程方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中一个所述主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个得所述主锁存器存储的对应第1至第6个存储器状态的标识不同于对应第7至第8个存储器浮置以转储所述主锁存器中的第一非物理页信息。由于在LV3编程验证通过后进行的非目标验证使得主锁存器用于标识已编程验证通过的存储器状态和未编程验证通过的存储器[0110]本申请一实施例还提供了一种非易失性存储装置，所述非易失性存储装置包括：将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的第一次页/第二物理页的4个逻辑页执行一次所述编程的过程中作为4个页锁存器暂存待写入4个成第1至第2(N-M)个存储器状态的编程操作时对对应第2(N-M)个存储器状态的编程操作进行得主锁存器存储的对应第1至第2(N-M)个存储器状态的标识不同于对应第2(N-M)+1至第2N个存的4个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁后16个存储器状态(LV0到LV15)与16个片段之间的一对一映射的二进制编码的示例。四位储器状态进行编程验证之前，将所述第一物理页的N个逻辑页中相应的一个逻辑页的编程储器状态进行编程验证之后，将所述第二物理页的N个逻辑页中的一个逻辑页的编程数据8个存储器状态LV7进行编程验证前，DC可以存储第一物理页的4个逻辑页中的一个逻辑页(当前XP)的编程数据，并且D1可以存储第一物理页的相应的逻辑页(当前LP)的编程数据，器DS存储的对应第1至第2(N-1)个存储器状态的标识不同于对应第2(N-1)+1至第2N个存储器状状态的标识不同于对应第9至第16个存储器状态的标识，即使得所述主锁存器内已编程验证通过的存储器状态的标识和未编程验证通过的存储器状态的标识不同，当DS为1时表示需要三个页锁存器和做非目标验证的主锁存器DS就能够区分LV8至LV15这8个存储器状态，[0114]由于在LV7编程验证通过后进行的非目标验证使得主锁存器用于标识已编程验证[0115]在本申请实施例中，LV11编程验证通过就是指四个页锁存器中存储器状态LV0~器和做非目标验证的主锁存器DS就能够区分LV12至LV15这4个存储器状态，因此在LV11编存储器状态中的倒数第二个存储器状态进行编程验证之后(即，已经验证第15个存储器状[0118]在本申请另一实施例中，所述非易失性存储装置中包括的外围电路在4个页锁存器中存储了4个逻辑页的编程数据之后，对存储在所述页锁存器中的逻辑页的编程数据按照预设规则进行编码转换，得到如图21所示经过编码转换后的编码状态表，如图21所示，一物理页的4个逻辑页中的一个(当前XP)的编程数据，并且D1可以存储第一物理页的相应据，并且D3可以存储第一物理页的相应的逻辑页(当前UP)的编程数据。LV8编程验证通过验证为使得所述主锁存器存储的对应第1至第2N-2个存储器状态的标识不同于对应第2N-1行非目标验证，所述非目标验证为使得所述主锁存器主锁存器储的对应第1至第14个存储器状态的标识不同于对应第15至第16个存储器状态的标识，当DS为1时表示该存储器状态[0121]由于在LV13验证通过后进行的非目标验证使得主锁存器储的对应第1至第14个存浮置以使偏置锁存器DL空闲从而转储所述主锁存器DS中的第储器状态中的倒数第二个存储器状态进行编程验证之后(即，已经验证第15个存储器状态配置为将第一物理页和第二物理页以缓存编程方式对所述存储单元阵列分别进行相继的置锁存器被配置为能够存储第二非物理页信息；所述(N-1)个数据锁存器和所述一个缓存锁存器用于对第一物理页/第二物理页的N个逻辑页执行一次所述编程的过程中作为N个页所述第一物理页进行编程的过程中，将第二物理页的N个逻辑页中一个逻辑页的编程数据存储在释放的一个页锁存器中。在一具体实施方式中，所述非易失性存储装置包括三维[0124]在本申请实施例中，所述外围电路进一步被配置为在对所述第一物理页/第二物理页进行编程的过程中，使用增量阶跃脉冲编程ISPP编程方式对第1至第2(N-M)个存储器状状态的第5个存储器状态LV4进行编程验证之前，DC可以存储第一物理页的3个逻辑页中的缓存第二物理页的中页MP的编程数据，页锁存器DC缓存第二物理页的高页UP的编程数据。第一次编程对应的第一物理页的N个逻辑页存储在N个页锁存器中，所述N个页锁存器包括所述页缓冲器中的(N-1)个数据锁存器和与数据通路耦接的一个缓存锁存器；将第二非物理页信息存储在所述页缓冲器中的偏置锁存器中；在对所述第一物理页进行编程的过程中，禁用位线偏置功能以释放所述偏置锁存器来替代所述N个页锁存器中的一个页锁存器方式对第二物理页进行相继于所述第一次编程的第二次编程之前且在对所述第一物理页进行第一次编程的过程中，将所述第二物理页的N个逻辑页中的一个逻辑页的编程数据存[0132]图28为本申请实施例提供的非易失性存储装置的编程方法的具体实现流程示意[0135]在上述步骤S301中，每个存储单元被配置为以8个存储器状态中的一个存储器状储第一物理页的3个逻辑页中的一个(当前UP)的编程数据，并且D1可以存储第一物理页的述偏置锁存器来替代所述N个页锁存器中的一个页锁存器进行存储器状态的编程验证，以及释放所述N个页锁存器中的一个页锁存器；在以缓存编程方式对第二物理页进行相继于述第二物理页的N个逻辑页中的一个逻辑页的编程数据存储在释放的页锁[0138]在上述步骤S303中，对所述第一物