CN115497942B 半导体器件以及制造该半导体器件的方法 （爱思开海力士有限公司）

US2014021521A1,2014.01.23US2019103302A1,2019本发明涉及一种具有改进的可靠性的半导24.根据权利要求1所述的半导体器件，还包括形成在所述位线结构的两个侧壁上的多所述位线接触插塞上的位线以及形成在所述位线上的位线硬掩模的堆叠在所述止挡件结构之上的所述线形状开口的每个中通过刻蚀所述线图案来形成多个接触插塞和多个3其中，所述接触插塞包括形成于所述单元阵列区之上的多个通过利用所述掩模层来刻蚀所述间隔件层，以形成保留在所述线15.根据权利要求12所述的方法，其中，在所述位线结构之间形成所述线形状开口包在所述位线结构上形成多层间隔件层，其中，所述止挡件结4[0004]电介质材料形成在半导体器件中的相邻图案结构之间。随着半导体器件高度集[0005]本发明的各种实施例提供了一种具有改进的可靠性的半导体器件以及制造该半结构位于比所述多个储存节点接触插塞的底表面[0009]本发明可以通过在单元阵列边缘区处形成止挡件结构来防止储存节点接触插塞5附图中以示意图示出的任何区域和区域的形状旨在说明各种元件的区域结构的具体示例，线207的上表面可以设置在比衬底201的上表面低的水平处。掩埋字线207可以由具有低电掩埋字线207可以在第一方向D1上沿着[0021]位线接触插塞212可以形成在衬底201上。位线接触插塞212可以形成在第一杂质6212的下表面可以设置在比器件隔离层202的上表面和有源区203的上表面低的水平处。位硬掩模214可以包括诸如氮化硅的电介质隔件217可以包括氧化硅或低k材料。在另一实施例中，间隔件结构BLS可以包括多层间隔[0024]当从与位线结构平行的方向观察时，插塞隔离层222可以形成在相邻的储存节点相邻的储存节点接触插塞221可以通过储存节点接触插塞221间隔开。多个插塞隔离层222和多个储存节点接触插塞221可以沿第二方向D2交替地设置在相邻的位线结构之间。储存下，其之间插置有插塞隔离层222的相邻储存节点接触插塞221之间的寄生电容可以减小。个储存节点接触插塞221可以形成在单元阵列区CA中，并且多个虚设插塞221D可以形成在7[0029]储存节点接触插塞221的底表面可以设置在比虚设插塞221D的底表面低的水平元阵列边缘区ME中形成并刻蚀线形状多晶硅层来同时形成储存节点接触插塞221和虚设插[0030]如上所述，可以通过在单元阵列边缘区ME中形成止挡件结构230来降低用于形成储存节点接触插塞221和虚设插塞221D的刻蚀难度并且15的底部可以在比器件隔离层12的底部高的8[0040]在另一个实施例中，可以通过诸如化学气相沉积(chemicalvapor利用栅覆盖层18来填充掩埋字线17上的栅沟槽15的剩余部分。栅覆盖层18可以包括氮化光(CMP)工艺。区19和第二杂质区20也可以称为源极/漏极区。第一杂质区19可以是位线接触插塞要连接[0046]可以通过掩埋字线17以及第一杂质区19和第二杂质区20来形成存储器单元的单9掩模层14上顺序地堆叠位线导电层23A和位线硬掩模层24A。位线导电层23A可以包括含金位线导电层23A和预插塞22A具有刻蚀选择性的绝缘材料来形成。位线硬掩模层24A可以包线硬掩模24的叠层。可以通过利用位线掩模层(未示出)的刻蚀工艺来形成位线接触插塞[0051]利用位线掩模层作为刻蚀阻挡层来刻蚀位线硬掩模层24A和位线导电层23A。因[0054]位线接触插塞22、位线23和位线硬掩模24顺序地堆叠的结构也可以称为位线结盖位线接触插塞22的侧壁和位线23的侧壁二者。第一间隔件层26A可以覆盖位线硬掩模24[0057]可以在第一间隔件层26A上形成第二间隔件层27A。第二间隔件层27A和第一间隔27A可以填充在位线接触插塞22两侧上一间隔件层26A和第二间隔件层27A可以从单元阵列区CA延伸至单元可以包括光致抗蚀剂图案。单元阵列区CA的第二间隔件层27A可以被掩模层28选择性地暴22的两侧上的间隙25中，并且第二间隔件层27A可以不保留在位线23的两侧上的第一间隔第三间隔件层29A可以包括氧化硅。可以在单元阵列区CA和单元阵列边缘区ME中形成第三件层29A的回蚀处理以形成第三间隔件29。第三间隔件29可以覆盖间隙填充间隔件27的上[0065]如图2K所示，可以选择性地刻蚀第四间隔件层30A以在线形状开口LO的侧壁上形覆盖层18和第二杂质区20凹陷至预定深度。凹陷区31的底表面可以处于比位线接触插塞22的上表面低的水平处。凹陷区31的底表面可以处于比位线接触插塞22的底表面高的水平处。线形状开口LO和凹陷区31可以互连。线形状开口LO和凹陷区31的垂直结构也可以称为[0068]可以通过在形成凹陷区31的同时刻蚀第四间隔件层30A和第一间隔件层26A在位件26可以直接接触位线接触插塞22和位线23的侧壁。第三间隔件29可以覆盖第一间隔件[0070]可以在位线23的侧壁上顺序地堆叠第一间隔件26、第三间隔件29和第四间隔件整结构是指形成在单元阵列区CA中的线图案32的底表面比形成在单元阵列边缘区ME中的[0074]根据本实施例，可以降低用于形成储存节点接触插塞221和虚设插塞221D的刻蚀触插塞221的刻蚀工艺之前完成形成虚设插塞221D的刻蚀工艺，因此可以完全间隔开相邻到完成用于形成储存节点接触插塞221的刻蚀工[0075]如图2N所示，可以形成填充隔离凹槽32C的插塞隔离层33。为了形成插塞隔离层在回蚀的储存节点接触插塞221上顺序地形成金属硅