电子设计自动化技术课件答案样本

第一章

MEDA技术与ASIC设计和FPGA开发有什么关系？P3〜4

答：利用EDA技术讲行电子系统设计的最后目标是完成专用集成

电路ASIC的设计和实现;FPGA和CPLD是实现这:一途径的主流

器件。FPGA和CPLD一般也，被称为可编程专用IC,或可编程

ASICoFPGA和CPLD的应用是EDA技术有机融合软硬件电子

设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自

动实现最典型的诠释。

12与软件描述语言相比,VHDL有什么特点？P6

答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这

种代码仅限于这种CPU而不能移植，而且机器代码不代表硬件结

构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电

路结构所利用。综合器将VHDL程序转化的目标是底层的中路结

构网表文件,这种满足VHDL设计程序功能描述的电路结构，不依

赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL（硬

件描述语言）表示的电路功能转化成具体的电路结构网表过程中，

具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”，

而是根据设计库、工艺库以及预先设置的各类约束条件，选择最

优的方式完成电路结构的设计。

1-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什

么？P5

什么是综合？答：在电子设计领域中综合的概念能够表示为：Wffl

行为和功能层次表示的电子系统转换为低层次的便于具体实现的

模块组合装配的过程。

有哪些类型?答：（1）从自然语言转换到VHDL语言算法表示，即且

然语言综合。（2）从算法表示转换到寄存器传输级

（RegisterTransportLevel,RTL）,即从行为域到结构域的综合，即

行为综合。（3）从RTL级表示转换到逻辑门（包括触发器）的表示，即

逻辑综合。⑷从逻辑门表示转换到版图表示（ASIC设计），或转换

到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么？答：是核心地位（见图

1-3）o综合器具有更复杂的工作环境，综合器在接受VHDL程序

并准备对其综合前，必须获得与最终实现设计电路硬件特征相关

的工艺库信息,以及获得优化综合的诸多约束条件信息;根据工艺

库和约束条件信息,将VHDL程序转化成电路实现的相关信息。

1・4在EDA技术中，自顶向下的设计方法的重要意义是什么？

P7~10

答：在EDA技术应用中，自顶向下的设计方法,就是在整个设计流

程中各设计环节逐步求精的过程。

1-5IP在EDA技术的应用和发展中的意义是什么？P11〜12

答:IP核具有规范的接口协议，良好的可移植与可测试性,为系统

开发提供了可靠的保证。

第二章

2-1叙述EDA的FPGA/CPLD设计流程cP13~16

答：1.设计输入（原理图/HDL文本编辑）;2.综合;3.适配;4.时序仿真

与功能仿真;5.编程下载;6.硬件测试。

2-2IP是什么?IP与EDA技术的关系是什么？P24〜26

IP是什么？答:也是知识产权核或知识产权模块，用于ASIC或

FPGA/CPLD中的预先设计好的电路功能模块。

IP与EDA技术的关系是什么？答:IP在EDA技术开发中具有十

分重要的地位；与EDA技术的关系分有软_支、固_支、更支：软

IP是用VHDL等硬件描述语言描述的功能块,并不涉及用什么具

体电路元件实现这些功能；软IP一般是以硬件描述语言HDL源文

件的形式出现。固IP是完成了综合的功能块,具有较大的设计深

度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段

产品：掩模。

2-3叙述ASIC的设计方法。P18〜19

答:ASIC设计方法,按版图结构及制造方法分有半定制

(Semi・custom)和全定制(FulLcustom)两种实现方法。

全定制方法是一种基王晶体管级的，主工设计版图的制造方法。

半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设

计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的

方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。

2-4FPGA/CPLD在ASIC设计中有什么用途？P16J8

答:FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件;

使设计效率大为提高，上市的时间大为缩短。

2-5简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA

工具，及其在整个流程中的作用。P19-23

答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有:

设计输入编辑器(作用：接受不同的设计输入表示方式，如原理图

输入方式、状态图输入方式、波形输入方式以及HDL的文本输

入方式。):HDL综合器(作用：HDL综合器根据工艺库和约束条

件信息,将设计输入编辑器提供的信息转化为目标器件硬件结松

细节的信息,并在数字电路设计技术、化简优化算法以及计算机

软件等复杂结体进行优化处理)；仿真(作用：行为模型的表示、

电子系统的建模、逻辑电路的验证及门级系统的测试)：适配器

（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把

设计结果信息下载到对应的实际器件,实现硬件设计）o

第三章

3-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可

编程组合电路与时序电路的。P34~36

OLMC有何功能？答:OLMC单元设有多种组态,可配置成专用

组合输出、专用输入、组合输出双向□、寄存器输3、寄存器

输出双向□等。

说明GAL是怎样实现可编程组合电路与时序电路的？答：

GAL（通用阵列逻辑器件）是经过对其中的OLMC（输出逻辑宏

单元）的编程和三种模式配置（寄存器模式、复合模式、简单模

式），实现组合电路与时序电路设计的。

3-2什么是基于乘积项的可编程逻辑结构？P33〜34,40

答:GAGCPLD：^类都是基于乘积项的可编程结构;即包含有可

编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。

3-3什么是基于查找表的可编程逻辑结构？P40~41

答:FPGA（现场可编程门阵列）是基于查找麦的可编程逻辑结构。

3-4FPGA系列器件中的LAB有何作用？P43~45

答:FPGA（Cyclone/CycloneII）系列器件主要由逻辑阵列块LAB、

嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL

等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑

单元）1通;FPGA可编程资源主要来自逻辑阵列块LAB。

3-5与传统的测试技术相比，边界扫描技术有何优点？P47〜50

答：使用BST（边界扫描测试）规范测试,不必使用物理探针,可

在器件正常工作时在系统捕获测量的功能数据。克服传统的外探针

测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难

题。

3・6解释编程与配置这两个概念。P58

答：编程：基于朝除存储单元的EEPROM或Flash技术。

CPLD一股使用此技术进行编程。CPLD被编程后改变了电可撩除

存储单元中的信息,掉电后可保存。电可擦除编程工艺的优点是编

程后信息不会因掉电而丢失,但编程次数有限,编程的谏度不快。

配置：基于SRAM查找表的编程单元。编程信息是保存在SRAM

生的,SRAM在掉电后编程信息立即丢失,在下次上电后，还需要

重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件

的编程一般称为配置。对于SRAM型FPGA来说，配置次数无限,

且速度快；在加电时可随时电改逻辑;下载信息的保密性也不如电

可擦除的编程。

3-7请参阅相关资料，并回答问题：按本章给出的归类方式，将基

于乘积项的可编程逻辑结构的PLD器件归类为CPLD;符基于查

找表的可编程逻辑结构的PLD器什归类为FPGA,那么,APEX系

列属于什么类型PLD器件？MAXII系列又属于什么类型的PLD

器件?为什么？P54~56

答:APEX(AdvancedLogicElementMatrix)系列属于FPGA类型

PLD件；编程信息存于SRAM中。MAXII系列属干CPLD类

型的PLD器件;编程信息存于EEPROM中。

第四章

4-1:画出与下例实体描述对应的原理图符号元件:

ENTITYbuf3sIS-实体1:三态缓冲器

PORT(input:INSTD^LOGIC;・・输入端

enable:INSTD_LOGIC;・・使能端

output:OUTSTD_LOGIC);«输出端

ENDbuf3x;

ENTITYmux21IS••实体2:2选1多路选择器

PORT(inO,ini,sei:INSTD_LOGIC;

output:OUTSTD_LOGIC);

44.答案

4-2.图3-30所示的是4选1多路选择器,试分别用IF_THEN语句

和CASE语句的表示方式写出此电路的VHDL程序。选择控制的

信号si和s0的数据类型为STD_LOGIC_VECTOR;当sl=*0\

s0=,0,;sl=*0\s0=fr；sO=U和sl=§0='「分别执行y<=a.

yv=b、yv=c、y<=do

42答案

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMUX41IS

PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);•一输入选择

信号

a,b,c,d:INSTD_LOGIC;••输入信号

y：OUTSTD_LOGIC);••输出端

ENDENTITY;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS(s)

BEGIN

IF(S=n00n)THENy<=a;

ELSIF(S=n01n)THENy<=b;

ELSIF(S=n10M)THENy<=c;

ELSIF(S=,,ir,)THENy<=d;

ELSEy<=NULL;

ENDIF;

EDNPROCESS;

ENDART;

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMUX41IS

PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);••输入选择

信号

a,b,c,d:INSTD-LOGIC;••输入信号

y:OUTSTDJLOGIC);••输出端

ENDMUX41;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS(s)

BEGIN

CASEsIS

WHEN“00"=>y<=a;

WHEN“01"=>y<=b;

WHEN"1俨=>y<=c;

WHEN“11"=>y<=d;

WHENOTHERS=>NULL;

ENDCASE;

ENDPROCESS;

ENDART;

4-3.图3-31所示的是双2选1多路选择器构成的电路MUXK,对

于其中MUX21A,当s=U和T时，分别有y<=W和y<=bo试在一

个结构体中用两个进程来表示此电路，每个进程中用CASE语句

描述一个2选1多路选择器MUX21AO

43答案

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMUX221IS

PORT(al,a2,a3:INSTD_LOGIC_VECTOR(1DOWNTO0);••输

入信号

sO,sl:INSTD_LOGIC;

outy:OUTSTD_LOGIC);—输出端

ENDENTITY;

ARCHITECTUREONEOFMUX221IS

SIGNALtmp:STD_LOGIC;

BEGIN

PR01:PROCESS(sO)

BEGIN

IFsO="O"THENtmp<=a2;

ELSEtmp<=a3;

ENDIF;

ENDPROCESS;

PR02:PROCESS(sl)

BEGIN

IFTHENouty<=al;

ELSEouty<=tmp;

ENDIF;

ENDPROCESS;

ENDARCHITECTUREONE;

ENDCASE;

4・4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此

电路的VHDL设计文件。

4-4•答案

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMULTIIS

PORT(CL:INSTD_LOGIC;••输入选择信号

CLK0:INSTD_LOGIC;•一输入信号

OUT1:OUTSTD_LOGIC);••输出端

ENDENTITY;

ARCHITECTUREONEOFMULTIIS

SIGNALQ:STD-LOGIC;

BEGIN

PR01:PROCESS(CLKO)

BEGIN

IFCLK'EVENTANDCLK=T

THENQ<=NOT(CLORQ);ELSE

ENDIF;

ENDPROCESS;

PR02:PROCESS(CLKO)

BEGIN

OUT1<=Q;

ENDPROCESS;

ENDARCHITECTUREONE;

ENDPROCESS;

45给出1位全减器的VHDL描述。要求：

⑴首先设计1位半减器，然后用例化语句将它们连接起来，图

3-32中h_suber是半减器,diff是输出差,s_out是借位输出,suh_in

是借位输入。

(2)以1位全减器为基本硬件，构成串行借位的8位减法器，要求用

例化语句来完成此项设计(减法运算是x-y-sun_in=diffr)

45答案

底层文件1：or2a.VHD实现或门操作

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STDLOGICUNSIGNED.ALL;

ENTITYor2aIS

PORT(a,b:INSTD_LOGIC;

c:OUTSTD_LOGIC);

ENDENTITYor2a;

ARCHITECTUREoneOFor2aIS

BEGIN

c<=aORb;

ENDARCHITECTUREone;

底层文件2:h_subber.VHD实现一位半减器

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STDLOGICUNSIGNED.ALL;

ENTITYh_subberIS

PORT(x,y:INSTD.LOGIC;

diff,s^out::OUTSTD_LOGIC);

ENDENTITYhsubber;

ARCHITECTUREONEOFh_subberIS

SIGNALxyz:STD_LOGIC_VECTOR(1DOWNTO0);

BEGIN

xyz<=x&y;

PROCESS(xyz)

BEGIN

CASExyzIS

WHENH00n=>diff<=*O,;sout<=,0,;

WHENn01n=>diff<=*r；soutv=T;

WHEN"10''=>diffv=T;soutv='O';

WHEN''11''=>diffv='O';sout<=,0,;

WHENOTHERS=>NULL;

ENDCASE;

ENDPROCESS;

ENDARCHITECTUREONE;

顶层文件:Lsubber.VHD实现一位全减器

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STDLOGICUNSIGNED.ALL;

ENTITYf_subberIS

PORT(x,y,sub_in:INSTD_LOGIC;

diffr,sub_out:OUTSTD_LOGIC);

ENDENTITYfsubber;z

ARCHITECTUREONEOFfsubberIS

COMPONENThsubber

PORT(x,y:INSTD_LOGIC;

diff,S_out:OUTSTD.LOGIC);

ENDCOMPONENT;

COMPONENTor2a

PORT(a,b:INSTD_LOGIC;

c:OUTSTD_LOGIC);

ENDCOMPONENT;

SIGNALd,e,f:STD_LOGIC;

BEGIN

ul:h_subberPORTMAP(x=>x,y=>y,diff=>d,s_out=>e);

u2:h_subberPORTMAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);

u3:or2aPORTMAP(a=>f,b=>e,c=>sub_out);

ENDARCHITECTUREONE;

ENDARCHITECTUREART;

46根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。

46答案

MAX3256顶层文件

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STDLOGICUNSIGNED.ALL;

ENTITYMAX3256IS

PORT(INAJNBJNCK:INSTD.LOGIC;

INC:INSTDLOGIC;

E,OUT:OUTSTD_LOGIC);

ENDENTITYMAX3256;

ARCHITECTUREONEOFMAX3256IS

COMPONENTLK35••调用LK35声明语句

PORT(A1,A2:INSTD_LOGIC;

CLK:INSTDLOGIC;z

Q1,Q2:OUTSTD_LOGIC);

ENDCOMPONENT;

COMPONENTD.•调用D触发器声明语句

PORT(D,C:INSTD.LOGIC;

CLK:INSTDLOGIC;

Q:OUTSTD_LOGIC);

ENDCOMPONENT;

COMPONENTMUX21-调用二选一选择器声明语句

PORT(B,A:INSTD_LOGIC;

S:INSTDLOGIC;

C:OUTSTD_LOGIC);

ENDCOMPONENT;

SIGNALAA,BB,CC,DD:STD.LOGIC;

BEGIN

ul:LK35PORTMAP(A1=>INA,A2=>INB,CLK=INCK,

Q1=>AA,Q2=>BB);

u2:DPORTMAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);

u3:LK35PORTMAP(A1=>BB,A2=>CC,CLK=INCK,

Q1=>DD,Q2=>OUT1);

u4:MUX21PORTMAP(B=>AA,A=>DD,S=>BB,C=>E);

ENDARCHITECTUREONE;

设计含有异步清零和计数使能的16位二进制加减可控计数器。

4・7.答案：

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STDLOGICUNSIGNED.ALL;

ENTITYCNT16IS

PORT(CLK,RST,EN:INSTD_LOGIC;

CHOOSF:TNBIT;

SETDATA:BUFFERINTEGERRANCE65535DOWNTO0;

COUT:BUFFERINTEGERRANCE65535DOWNTO0);

ENDCNT16;

ARCHITECTUREONEOFCNT16IS

BEGIN

PROCESS(CLK,RST,SDATA)

VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0);

BEGIN

IFRST=TTHEN••计数器异步复位

QI:=(OTHERS=>0);

ELSIFSET=TTHEN••计数器一步置位

QI:=SETDATA;

ELSIFCLKEVENTANDCLK=TTHEN••检测时钟上升沿

IFEN=TTHEN-检测是否允许计数

IFCHOOSE^rTHEN••选择加)法计数

QI:=QI+1;.•计数器加一

ELSEQI=QL1；••计数器加一

ENDIF;

ENDIF;

ENDIF;

COUTv=QI;・・将计数值向端口输出

ENDPROCESS;

ENDONE;

第五章

5-1归纳利用QuartusH进行VHDL文本输入设计的流程：从文件

输入一直到SignalTapII测试。P95~P115

答：1建立工作库文件夹和编辑设计文件;2创立工程;3编译前设

置;4全程编译;5时序仿真;6引脚锁定;7配置文件下载;8打开

SignalTapII编辑窗口；9调入SignalTapII的待测信号；10

SignalTapII参数设置；11SignalTapII参数设置文件存盘；12带

有SignalTapII测试信息的编译下载；13启动SignalTapII进行采

样与分析;14SignalTapII的其它设置和控制方法。

5.6

5.8

5.9

5.10

5.12

5.13

5.14

第六章

6-1什么是固有延时?什么是惯性延时?P150~151

答：固有延时(InertialDelay)也称为惯性延时，固有延时的主要物

理机制是分布电容效应。

6-28是什么?在VHDL中,6有什么用处?P152

6是什么？答：在VHDL仿真和综合器中,认的固有延时量(它

在数学上是一个无穷小量)，被称为6延时。

在VHDL中,6有什么用处?答：在VHDL信号赋值中未给出固有

延时情况下,VHDL仿真器和综合器将自动为系统中的信号赋值配

置一足够小而又能满足逻辑排序的延时量6;使并行语句和顺序语

句中的并列赋值逻辑得以正确执行。

6-4说明信号和变量的功能特点，以及应用上的异同点。

P128~P129

答：变量：变量是一个局部量，只能在进程和子程序中使用。变量

不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想

化的数据传输,是立即发生的，不存在任何延时行为。变量的主要

作用是在讲程中作为I监时的数据存储单元。

信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线;

可作为设计实体中并行语句模块间的信息交流通道。信号不但能够

容纳当前值.也能够保持历史值;与触发器的记忆功能有很好的对

应关系。

6・5在VHDL设计中，给时序电路清零(复位)有两种方方法,它们

是什么？

解：设Q定义成信号，一种方法:Qv="000・・・000”；其

中"000…000”反映出信号。的位宽度。第二种方法:

Ov=(OTHERS=»0');其中OTHERS=>U不需要给出信号Q的位

宽度,即可对Q清零。

6-6哪一种复位方法必须将复位信号放在敏感信号表中?给出这两

种电路的VHDL描述。

解：边沿触发复位信号要将复位信号放在进程的敏感信号表中。

(1)边沿触发复位信号

ARCHITECTUREbhvOFDFF3IS

SIGNALQQ:STD_LOGIC;

BEGIN

PROCESS(RST)

BEGIN

IFRST，EVENTANDRST=FTHEN

QQ<=(Others=>60,);

ENDIF;

ENDPROCESS;

Q1<=QQ；

END;

(2)电平触发复位信号

ARCHITECTUREbhvOFDFF3IS

SIGNALQQ:STD_LOGIC;

BEGIN

PROCESS(CLK)

BEGIN

IFRST=TTHEN

QQ<=(Others=>iO,);

ENDIF;

ENDPROCESS;

Qlv=QQ;

END;

6-7什么是重载函I数?重载算符有何用处?如何调用重载算符国数?

答：（1）什么是重载函数？根据操作对象变换处理功能。

(2)重载算符有何用处？用干两个不同类何的操作数据自动转换

成同种数据类型.并进行运篁处理。

(3)如何如用重载算符函I数?采用隐式方式调用,无需事先声明。

6-8判断下面三个程序中是否有错误，若有则指出错误所在，并给

出完整程序。

程序1：

SignalA,EN:stdjogic;

Process(A,EN)

VariableB:std_logic;

Begin

ifEN=1thenB<=A;endif;“将“Bv=A"改成"B:=A"

endprocess;

程序2:

Architectureoneofsampleis

variablea,b,c:integer;

begin

c<=a+b;••将”cv=a+b”改成"c:=a+b”

end;

程序3:

libraryieee;

useieee.std_logic_1164.all;

entitymux21is

PORT(a,b:instd_logic;sekinstd_loglc;c:outstd_logle;);••将"；)"改

成”产

endsam2;--将“sam2”改成"entitymux21”

architectureoneofmux21is

begin

••增力tT'prQcess(a,h,sel)hegin”

ifsel=*0*thenc:=a;elsec:=b;endif;••应改成"ifsel=*0Tthenc<=a;

elsec<=b;endif;"

•"增力『'endprocess;^

endtwo;•一将"two''改成"architectureone”

7・2LPM_ROM、LPMRAM、LPMFIFO等模块与FPGA中

嵌入的EAB、ESB、M4K有怎样的联系?

答:ACEX1K系列为EAB;APEX2EK系列为ESB;Cyclone系列为

M4K

第八章

8“仿照例8”,将例8・4单进程用两个进程，即一个时序进程，一个

组合进程表示出来。

••解：【例8・4】的改写如下：

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMOORE1IS

PORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0);

CLK,RST:INSTDLOGIC;

Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDMOORE1;

ARCHITECTUREbehavOFMOORE1IS

TYPEST_TYPEIS(ST0,ST1,ST2,ST3,ST4);

SIGNALC_ST,N_ST:ST_TYPE;

BEGIN

REG:PROCESS(CLK,RST)

BEGIN

IFRST=1,THENC_ST<=ST0;-Q<=H0000M;

ELSIFCLKTVENTANDCLK=TTHEN

C_ST<=N_ST;

ENDIF;

ENDPROCESSREG;

COM:PROCESS(C_ST,DATAIN)

BEGIN

CASEC_STIS

WHENST0=>IFDATAIN=n10HTHENNST<=ST1;

ELSENST<=STO;ENDIF;

Q<=H1001n;

WHENST1=>IFDATAIN=nllHTHENNST<=ST2;

ELSENST<=ST1;ENDIF;

Q<=n0101,t;

WHENST2=>IFDATAIN=n01HTHENNST<=ST3;

ELSENST<=STO;ENDIF;

Q<=n1100n;

WHENST3=>IFDATAIN=nOOHTHENNST<=ST4;

ELSENST<=ST2;ENDIF;

Q<=M0010n;

WHENST4=>IFDATAIN=nllnTHENNST<=STO;

ELSENST<=ST3;ENDIF;

Q<=Hioor,；

WHENOTHERS=>NST<=STO;

ENDCASE;

ENDPROCESSCOM;

ENDbehav;

8-2为确保例8-5(2进程Mealy型状态机)的状态机输出信号没有

毛刺，试用例8-4的方式构成一个单进程状态，使输出信号得到可

靠锁存，在相同输入信号条件下，给出两程序的仿真波形。

••解：【例8・5］改写如下：

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYMEALY1IS

PORT(CLK,DATAIN,RESET:INSTD.LOGIC;

Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));

ENDMEALY1;

ARCHITECTUREbehavOFMEALY1IS

TYPEstatesIS(st0,stl,st2,st3,st4);

SIGNALSTX:states;

BEGIN

PROCESS(CLK,RESET)••单一进程

BEGIN

IFRESET二TTHENSTX<=STO;

ELSIFCLKTVENTANDCLK=TTHEN

CASESTXIS

WHENstO=>IFDATAIN=rTHENSTX<=stl;ENDIF;

IFDATAIN=TTHENQ<=H10000n;

ELSEQ<=n01010n;ENDIF;

WHENstl=>IFDATAIN+O,THENSTX<=st2;ENDIF;

IFDATAIN=O,THENQ<=H101ir,;

ELSEQ<=nlOlOOn;ENDIF;

WHENst2=>IFDATAIN=TTHENSTX<=st3;ENDIF;

IFDATAIN=I*THENQ<=H1010r*;

ELSEQ<=nlOOlln;ENDIF;

WHENst3=>IFDATAIN='O'THENSTX<=st4;ENDIF;

IFDATAIN=O*THENQv='11011

ELSEQ<=nOlOOln;ENDIF;

WHENst4=>IFDATAIN=rTHENSTX<=stO;ENDIF;

IFDATAIN=VTHENQ<=HlHOr,;

ELSEQ<=n01101n;ENDIF;

WHENOTHERS=>STX<=stO;Q<=HOOOOOn;

ENDCASE;

ENDIF;

ENDPROCESS;

ENDbehav;

图8-6控制ADC0809采样状态图

-【例8-2J根据图8-6状态图，采用Moore型状态机，设计

ADC0809采样控制器。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_H64.ALL;

ENTITYADCINTIS

PORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);••来自0809

转换好的8位数据

CLK:INSTD_LOGIC;••状态机工作时钟

EOC:INSTD_LOGIC;••转换状态指示,低电平表示正在转换

ALE:OUTSTD_LOGIC;・・8个模拟信号通道地址锁存信号

START:OUTSTD_LOGIC;••转换开号

OE:OUTSTD_LOGIC;••数据输出三态控制信号

ADDA:OUTSTD_LOGIC;・.信号通道最低位控制信号

LOCKO:OUTSTD_LOGIC;-观察数据锁存时钟

Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));-8位数据输出

ENDADCINT;

ARCHITECTUREhehavOFADCTNTIS

TYPEstatesIS(stO,stl,St2,st3,st4);••定义各状态子类型

SIGNALcurrent_state,next_state:states:=stO;

SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);

SIGNALLOCK:STD_LOGIC;••转换后数据输出锁存时钟信号

BEGIN

ADDAv=l;••当ADDA<=0;模拟信号进入通道IN0;当

ADDA<=1\贝U进入通道INI

Q<=REGL;LOCKO<=LOCK;

COM:PROCESS(current_state,EOC)BEGIN•一规定各状态转换

方式

CASEcurrent_stateIS

WHENstO=>ALE<=0,;START<=,0,;LOCK<=,0,;OE<=0,;

next_statev二stl;・・0809初始化

WHENstl=>ALE<=1;START<=r；LOCK<=,0;OE<=0,;

next_state<=st2；••启动采样

WHENst2=>ALE<=,0;START<=,0,;LOCK<=0,;OEv='0';

IF(EOC=1)THENnext_state<=st3;-EOC=l表明转换结束

ELSEnext_state<=st2;ENDIF;“转换未结束，继续等待

WHENst3=>ALE<=0,;START<=,0;LOCK<=,0;OE<=r；

next_statev=st4;・.开启OE,输出转换好的数据

WHENst4=>

ALE<=0,;START<=0;LOCK<=r；OE<=l;nextstate<=stO;

WHENOTHERS=>nextstate<=stO;

ENDCASE;

ENDPROCESSCOM;

REG:PROCESS(CLK)

BEGIN

IF(CLKEVENTANDCLK=T)THENcurrent_state<=next_state;

ENDIF;

ENDPROCESSREG;••由信号current_state将当前状态值带出此

进程:REG

LATCH1:PROCESS(LOCK)・•此进程中，在LOCK的上升沿,将

转换好的数据锁入

BEGIN

IFLOCK=rANDLOCKEVENTTHENREGL<=D;ENDIF;

ENDPROCESSLATCH1;

ENDbehav;

8・5在不改变原代码功能的条件下用两种方法改写例8・2,使其输

出的控制信号（ALE、START.OE、LOCK）没有毛刺。方法1:

将输出信号锁存后输出；方法2:使用状态码直接输出型状态机，

并比较这三种状态机的特点。

-解:"【例8-2J根据图8・6状态图，采用Moore型状态机，设计

ADC0809采样控制器”方法1（将输出控制信号锁存后输出）的

VHDL程序代码如下：

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYADCINTIS

PORT（D:INSTD_LOGIC_VECTOR（7DOWNTO0）;••来自0809

转换好的8位数据

CLK:INSTD_LOGIC;••状态机工作时钟

EOC:INSTD_LOGIC;..转换状态指示,低电平表示正在转换

ALE:OUTSTDJLOGIC;・・8个模拟信号通道地址锁存信号

START:OUTSTD_LOGIC;•一转换开傩号

OE:OUTSTD_LOGIC;•一数据输出三态控制信号

ADDA:OUTSTD.LOGIC;•一信号通道最低位控制信号

LOCKO:OUTSTD_LOGIC;・.观察数据锁存时钟

Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));・・8位数据输出

ENDADCINT;

ARCHITECTUREbehavOFADCINTIS

TYPEstatesIS(stO,stl,St2,st3,st4);•一定义各状态子类型

SIGNALcurrent_state,next_state:states:=stO;

SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);

SIGNALLOCK:STDJLOGIC;••转换后数据输出锁存时钟信号

SIGNALALEO:STD_LOGIC;・・8个模拟信号通道地址锁存信号

SIGNALSTARTO:STD_LOGIC;••转换开号

SIGNALOEO:STD_LOGIC;••数据输出三态控制信号

BEGIN

ADDAv二T;••当ADDA<=0;模拟信号进入通道IN0;当

ADDA<=贝！］进入通道INI

Q<=REGL;-LOCKO<=LOCK;

COM:PROCESS(current_state,EOC,CLK)BEGIN一规定各状态

转换方式

CASEcurrent_stateIS

WHENstO=>ALE0<=0;START0<=0;LOCK<=0;OE0<=0,;

next_statev=stl;・・0809初始化

WHENstl=>ALEO<=1,;STARTO<=1;LOCK<=0;OE0<=0,;

next_state<=st2；-・启动采样

WHENst2=>ALE0<=,0,;START0<=,0;LOCK<=0,;OE0<=,0,;

IF(EOC=1)THENnext_state<=st3;-EOC=l表明转换结束

ELSEnext_state<=st2;ENDIF;••转换未结束，继续等待

WHENst3=>ALE0<=0;START0<=0*;LOCK<=0*;0£0<=r；

next_statev=st4;・.开启OE,输出转换好的数据

WHENst4=>

ALE0<=,0,;START0<=,0,;LOCK<=,l,;GE0<=,r；nextstate<=stO;

WHENOTHERS=>nextstate<=stO;

ENDCASE;

IFCLKEVENTANDCLK=TTHEN

ALE<=ALEO;START