浙大通信原理大作业

课程名称：通信原理指导老师成绩：实验名称：伪随机序列编码及解码

实验类型：—同组学生姓名：.....

一、实验目的和要求（必填）二、实验内容和原理（必填）

三、主要仪器设备（必填）四、操作方法和实验步骤

五、实验数据记录和处理六、实验结果与分析（必填）

七、讨论、心得

0实验要求：

1、环境与工具适应；

2、伪随机编码，含5级m序列、M序列;

3、归零码、差分码的编码与解码；

4、双相码、CMI的编码与解码；

5、AMI、PST、HDB3的编码与解码。

15级m序歹IJ:

实验原理：查找本原多项式表，得到5级m序列的本原多项式为治+先+1,即有

C二C二C二1C二C二C二0

TO251341

对照课本P380图12-4,以逻辑运算“异或者”表示加法器的“加”运算，则可以得到以下的

电路图：

仿真结果：

SimnhtionWiArfurni5Simul.atlDDI.node:Tiil.iw

Ma'krTimcESai:1x9m•"PitilLc20.31IK1m以t引at:

绻

o3160.40.0vs46.0g560us

林

」

一

衲

上图两条粗线间恰为一个周期，共有31us,而一个状态占lus,即为31个状态，这与5级ni序列

的总状态数N=25-1=31相等。此外，经检验有aaa从而得以验证结果的正

确性。

实验波形：

25级M序歹ij:

实验原理：查找本原多项式表，得到5级ni序列的本原多项式为X5+X2+I,即有

C=C=C=1C=C=C=0

V1251J41

对照课本P380图12-4,以逻辑运算“异或者”表示加法器的“加”运算，并在此基础上增

加一条支路（a4、a3、a2、al的或者非）引到加法器，则可以得到以下的电路图：

下图中左下角BA\D6即为在5级m序列基础中新增的支路，其中多余的2个端口直接接

地。

仿真结果:

牛脸(

Wasterlimedu":1mttc-|0mStall:EM

A._pp,3,1)%iiosOoiZOOj2tDgEioiiiiii而UH

；tf句m

IL5.3DL

rLrLrmrLrLrwLrLrmrLrLrumrLrLrLrL—-<-1J

上图两条粗线间恰为一个周期，共有31us,而一个状态占lus,即为31个状态，这与5级M序

列的总状态数N=25-1=31相等。此外，经检验符合课本P391递推方程（12.2-47）,从而得以

验证结果的正确性。此外，上图虚线框中为全零序列力0000”。

实验波形：

3单极性归零码:

实验原理:

为方便起见，取占空比为50%。当原码为1,则编码为1-0；当原码为0,则编码恒为0o

比对上述伪随机序列仿真结果的时钟脉冲序列和5级m（或者M）序列，发现单极性归零码可

以通过两者进行逻辑“与”得到，示意图如下所示。基于此可以得到归零码的编码电路。

nLri_

至于解码电路的得到，比对上图左下角的原码（也即解码）和右下角的编码并结合时钟脉冲，

不难发现，若将时钟脉冲作为上升沿触发而将编码作为输入则可以得到原码波形。在此需要注意

的是，虽然数电课程中讲的是上升沿触发要看触发前的状态，但由于实际器件存在延时，故在

Quartus2仿真及实验过程中均是由触发后的状态决定，这一点已在实践中得到证明。由此借助上

升沿触发的D触发器进行归零码的解码。

其中，之所以在解码时又使用与门将时钟脉冲和5级m序列进行“与”运算而非直接从编码输出

引出的原因，是从编码输出引出的相位和编码直接输出的相位差了180度，尽管两者都是同一点

上的波形。

仿真结果：

kMattefTimeBar：15025ns<Pcinter30322nsIntHvai:2892ntSia也

A310.,Ons333.,Ons350.0ns370.0ns390.0^410,0ns430..0450..0r.s470'ns49。.

英

R口-L_rLrLrLnnrLn_rLnnrL_n_n_n_ri_n_rLn

32QbiaJaiiia

03Qjicna

实验波形:

原码

编码

编码

解码

4差分码:

实验原理：

差分码是以跳变来表示高电平，以不变表示低电平，即0-1和1-0表示高电平；0-0和I—

1表示低电平。

CP

原码

-_____编码

编码过程如上所示，山编码规则不难发现，编码中要发生跳变就必须当原码为1时。因而，

可以借助T触发器来实现。其中，CP脉冲作为上升沿触发，原码作为T端口输入。当然，也可以

借助于D触发器，以下采用的是同组同学的电路图，思想是通过D触发器保存前一个状态，并将

与当前状态进行异或者运算。显然，若先后两个状态不司，异或者后得到“1”，否则为“0”，

这与差分的编码思想一致，只是此方法会至少滞后1个周期。基于此便可得到差分码的编码电路

图。

至于解码过程，若仍采用上述编码的后一种思想，则解码与编码同效。这是因为解码的差分

码便是原码，可以说是两者处于相同的地位。固然，这也可以从“异或者”逻辑运算的特点得到。

因此，仍将编码的先后状态进行“异或者”运算便得到解码，只无非又至少滞后编码一个周期以

上。

正是因为该方法的编码和解码必然会有较大的延时滞后，故电路图上右上角存在两个为减少

滞后时间而采用的D触发器，固然这其中的性价比不高，

RIQOLSTOP

rmn编码

原码

Fre<i（l）>4.464MHz=4・274MHz

CH；z2.06U腌血2.00UTiz100.0ns0*0.600艺

原码

解码

5双相码：

实验原理：

双相码的编码规则是当原码为1时，则编码为1—0；当原码为0时，则编码为0—1。具

体的波形表示为

rLTCP

原码

编码

由上面波形图，不难发现，编码为CP脉冲与原码的“同或者”，且解码为CP脉冲与编码的

“同或者”运算。基于此可得到电路图如下所示。

仿真结果:

叫IQ£000此.E

加TTTTTTTTTTTTTTTTTTTTTTTTT_rL_TL_TL_rL_rL_rL_rL_rL

wEcma

IL-.,TTLTTTTJLrTrLTTJITTTTTirLTTTTTTrTJLrTTTrLTTTLnrLrL

jiEf_JI

实验波形:

Tlr*Bar

6CMI:

实验原理：

CMI的编码规则为当原码为1,编码为11与00相互交替；当原码为0,编码为01。由此可见，

CMI码为1B2B码。

由于当原码为1时存在交替现象，因此考虑采用VEDL语言进行编码。其中，设定一个变量用

于记录“1”浮现的状态，以此判别输出为11还是00o

JJBWT6ns・1338IKStairEft

3CD.H：33GD冲

A)MOi如hisIM.ent1fMMX0,DiMUD址SBO.Dm.

王RgUQfreO^

J

CH_TL■LTLrLrLrLrLrLrLrLrLrLTTLTLTLr...................1-_TrmrLTLrLrLrLrLr.

TcTT11

1_1」

cm_TTTTTTTTJ-LTL1111_11_]1_

iJLl'IQcoda1LU1:!li111

实验波形:

原码

编码

RI60LSTOP♦•-12MU

9_juirummr解码

，＜ULmrTru原码

LIBRARYieee;USEieee.std_logic1164.ALL;

USEieee.stdlogic1164.ALL;USEiccc.stdlogicunsigned.ALL;

USEieee.std_logic_unsigned.ALL;ENTITYCMI_decodeIS

ENTITYCMI_codeISPORT

PORT(Clk:instd_logic;CP:instd_logic:

(Clk:instdlogic;CP:instdlogic;Datalnput:instd_logic：DataOutput:outstd_logic)：

Datalriput:instdlogic;DataOutput:outsldlogic);ENDCMI.decode;

ENDCMI_code;ARCHITECTURECMIdecodeOFCMIdecodeIS

ARCHITECTURECMIcodeOFCMI_codeIS

signalControlSig:std_logic码元控制信弓

signalControlSig:std_logic码元控中监号signalcount:stdlogic;-‘00''ll'

signalcount:sldlogic;-'00''ll'

signalDataBuffer:std_logic_vector(ldownto玛元-哥CMI

signalDataBuffer:std_logic_vector(1downto*元寄Cfii

beginprocess(Clk)-CM码元埔出进程

begin

begin

process(CP)—CMI编码进fi?

ifClk,eventandClk="1'then

begin

ifControlSig='1'then

ifCP*eventandCP='1'then

DataBuffer(1)<=Datalnput;

CASEDatalnputIS

ControlSig<='O';

WHEN'0'=>

DataOutput<=DataBuffer(l)xnorDataBuffer

else

WHEN'1'=)3带信号为'1'则交替编为ft

DataBuffer(0)<=Datalnput;

ifcount='O'then

ControlSig<='1';

endif;

count<=，T;

endif;

else

endprocess;

endCMIdecode:

count<=，O';

endif;

ENDCASE;

endif：

endprocess;

process(Clk)—CM码兀输出逃程

begin

ifClk'eventandClk=11'then

ifControlSig='1'then

DataOutput<=DataBuffer(0);

ControlSig<='O';

else

DataOutput<=DataBuffer(1)：

ControlSig<=*T;

endif：

endif;

endprocess;

endCMIcode;

LIBRARYieee;

7AMI:

实验原理：

AMI的编码规则为当原码为1时，编码为+1与T相互交替；当原码为（）时，编码为0保持不

变。由于AMI为三电平码，故可以通过两路二电平码来表示，如下所示：

CP

原码编码

（十）

其中，当（+）为高电平、（一）零电平时，表示+1;当（+）为零电平、（-）高电平时，表

示T;而（+）与（-）均为零电平时，表示0。

因此，可以将三电平科AMI的编解码化为两路二电平码的编解码。为避免两路二电平码的不

同步造成编码、解码出错，故采用VHDL语言对AM1进行编码，而解码部份则直接由两路二电平码

进行“异或者”运算得到。

MasterTmeBar14375nsMFECI:10B.6InsIrtoxl:

30.D13Q.QHEL70.0ns210.0HEE50.Dns2BO.0ns33O.QHE3TO.0ns4ia.aHR450.0N

iaiiiII

英

・0

6

LruuLrLrLnrLTruuLrLrLnrLrLruwumrLrwwuumnrLrLruumr

LrLrL

实验波形:

原码

plrWVLnAM^Wrj编码

_____________・J

Ttw

原码

AnrirwuioLrir

龌码

IMM(I).XN7::二二3」一二一L・・.L・•・*

TU»

编码

LIBRARYieee;

USEieee.std_logic_1164.ALL;

WHEN'r=>

USEieee.std_logic_unsigned.ALL;

ifcount='O'then

ENTITYAMI_codeIS

PORT

count<=>T;

(Clk:instd_logic:Datalnput:instd_logic;

else

DalaOutputl:outstdlogic;

DataOutputO:outstd_logic);

count<=，O';endif;

ENDAMIcode;

ENDCASE;

ARCHITECTUREAMIcodeOFAMI_codeIS

DataOutputl<=DataBuffer(l);

signalcount:std_logic;-DataOutputO<=DataBuffer(O)：

signalDataBuffer:std_logic_vector(ldowntoendif;

beginendprocess;

process(Clk)endAMIcode;

begin

ifClk*eventandClk=fTthen

CASEDataInputIS

WHEN'O'=>

8PST:

实验原理：

PST为2B1T码，其编码规则如卜所示，实验要求正负模式无条件轮流切换。

二进制代码+模式-模忒

00-+-十

01_JU0-

10+0-0

11+・4-

其中，编码时需要设置一个变量用于记录此次编码所采用的模式。在该状态变量已决定所采

用的编码模式后，对两位二进制原码进行相应的编码，这就是编码乃至解码部份所基于的思想。

仿真结果:

\M®leilireSai

LIBRARYicee;LIBRARYieee;

USEieee.std_logic_l164.ALL;USEieee.stdlogic1164.ALL;

USEicoc.std_logic_unsigncd.ALL;USEieee.std_logic_unsigned.ALL;

ENTITYPST.codeISENTITYPST_decodeIS

PORTPORT

(Clk:instd_logic;Datalnput:instd_logic;(Clk:instd_logic:Datalnput1:instd_logic;lopi0talnput<

DataOutputl:outstd_logic;DataOutputO:outstd_instd_logic:DataOutput:outstd_logic)：

ENDPST_code;ENDPSTdecode;

ARCHITECTUREPSTcodeOFPST_codeISARCHITECTUREPSTdecodcOFPST_dccodcIS

signalcount:sldlogic;-'01''10'signalcount:std_logic：signalDBufferO:std_logic_vector(down

signalDaiaBuffer:std_logic_vector(1dovnto0);signalDataBufferl:stdlogicvector(1downto0);

signalDbuffer:sldlogicvecLor(ldownto0);signalDataBuffer。:std_logic_vcctor(1downto0);

signalclstd_logic：signalc2:std_logic：signalDBufferl:std_logic_vector(1downto0);

beginsignalDBufferl1:std_1ogic_vector(1downto0);

process(Clk)begin

beginprocess(Clk)

ifClk*eventandClk='Tthenbegin

ifcount='0'thenifClk'eventancClk='1'then

Dbuffer<=DataBuffer;DataBuffer(1)<=Datalnpu:;ifcount='O'then

count<=，T;DBufferll<=DBufferl;DBufferl<=DataBufferl：count<='1

elseDataBufferl(1)<=Datalnput1：Databufieri(0)<=DataInputO;

DataBuffer(0)<=Datalnput;count<=，O';else

endif;DBuffer0<=DataBuffer0;DataBuffer0(l)<=Datalnputl;

ifcount='O'thenDataBufferOiO)<=DatalnputO;count<-O';

CASEDbufferISendif;

ifcount='O'then

endif;

ifcl='0'thenDataOutputl<=*T;DataOutputO<=*O'cl<="I';ifand°r

else

IhtaOutputl<=,0';DataOutputO<=,1';cl<=，0

enclif：

endif:ifandor

thenDataOutput<=,f;

DataOutputl<=*T;DataOutputO<='0';endif;

ENDCASE：

elseendif;

CASEDbufferIS

endif;

ifcount=*1*then

ifc2=，0*then

endif;

DataOutputl<=，T;DataOutputO<='0';c2<=，1

else

thenDataOutput<=，T;

DataOutputl<=*0*;DataOutputO<='T;c2<=，0

八；F•

endif;

endif;

ENI)CASE:

endif;endif;

endif;

endif;

endif;

endprocess;

endprocess;

nnd,endPSTdecode;

实验波形:原码