计算机组成原理-习题答案 关展鹏

习题1

一、单项选择题

1.B

2.A

3.D

4.B

5.C

二、填空题

1.电子管；晶体管：集成电路；超大规模集成电路。

2.硬件：软件。

3.数据；指令。

4.服务器；集群；数据中心。

5.机器字长；存储容量。

三、简答题

1.数字计算机处理的是离散的数字信号，它们通过一系列算术和逻辑操作来执行任务。模拟计算机中处理

的信息是连续变化的物理量。

2.进入21世纪，我国计算机技术持续高速发展。2009年，国防科技大学成功研制的“天河一号”超级计

算机,峰值速度高达1206万亿次/秒,“天河一号”使用国产的“龙芯”芯片。2010-2015年,天河系列计

算机获全球超级计算机500强六连冠。2016年6月，使用自主芯片制造的“神威太湖之光”取代“天河二

号”登上榜首。

3.(1)计算机的硬件，是执行输入、运算和输出的基础。(2)计算机的软件，是指令和数据的集合。(3)

计算机的工作方式与人类思维具有差异。

4.1965年，戈登•摩尔在一篇论文中对集成电路上可容纳的晶体管数量、性能和价格的发展趋势进行了预

测，其主要内容概括为：“当价格不变时，集成电路上可容纳的晶体笥数量大约每18到24个月翻一番，

性能也将提升一倍。”这就是著名的摩尔定律。

5.(1)科学计算。在航空、航天技术中，计算机用于超音速飞行器设计、卫星和火箭轨道计算等。

(2)多媒体与虚拟现实，飞行仿直训练系统通过牛成直实的飞行环境，让飞行员体聆到直实的操作感

受，提高了训练的安全性和效率。

(3)人工智能。专家系统利用计算机存储大量知识和经验，通过专用软件提供解答，已在医学、工

程、军事和法律等领域广泛应用。(注：本题答案不唯一，可参考123节作答。)

四、计算题

参考例题1.1,根据CPI时间公式(Time=mXT、m=CPI又％),程序P在A上的执行时间

为r/w<4=2.0X/p/1.6,在B上的执行时间为77weg=O.8X/p/1.2,所以程序P在A和B上运行时间的比

值县1.875。

习题2

一、单项选择题

1.D

2.B

3.C

4.B

5.D

6.C

7.A

8.ACD

9.D

10.A

二、填空题

1.编译；链接。

2.机器语言：汇编语言；高级语言。

3.存储程序：程序控制。

4.运算器；控制器：存储器：输入设备；输出设备

5.运算器：存储器。

6.计算机；人类和其他设备。

7.指令；数据；地址。

8.哈佛结构。

9.指令寄存器：控制单元。

10.取数指令：存数指令。

三、简答题

1.计算机的层次结构包括：高级语言层，汇编语言层，操作系统层，指令系统层，微程序层。层次结构将

计算机复杂的功能划分为多个层次，每一层次都建立在其下层之上。通过这种方式，每•层可以专注于实

现其特定的功能，而不需要了解其他层的实现细节。

2.（1）计算机由五大部件组成。（2）指令和数据以同等地位存放于存储器内。（3）指令和数据均用二进

制数表示。（4）指令由操作码和地址码组成。（5）指令在存储器内按顺序存放。（6）以运算器为中心。

3.冯•诺依区的设计思想把指令和数据等同地存储在同一个存储者中，不能同时取指令和取操作数。归外，

山丁•存储器存取速度远远低于CPU运算速度，从而使计算机运算速度受到很大限制。为了解决这个问题，

哈佛大学提出了另一种存储器设计思想，即哈佛结构。哈佛结构的指令和数据是完全分开的，存储器分为

两部分，一个是程序存储器，用来存放指令，另一个是数据存储揩，用来存放数据。哈佛结构至少有两组

总线：程序存储器的数据总线和地址总线，数据存储器的数据总线和地址总线。

4.①控制单元（CU）将程序计数器（PC）的内容通过总线送到存储曙的地址寄存牌（AR）o

②控制单元命令存储器执行读操作，从指定地址中读取指令。

③存储器单元的内容被读出，并送入存储器的数据寄存器（DR；，，以便后续处理。

④DR中的指令内容被送入控制器的指令寄存器（IR）,以备进行指令的译码和执行。同时，PC加1,指

向下一条指令的地址。

⑤CU对IR中的指令进行分析，确定操作码和操作数地址。

⑥控制单元将ACC的运算结果通过总线送到输出设备。

习题3

一、单项选择题

1.C

2.D

3.C

4.A

5.C

6.B

7.D

8.C

9.C

10.C

二、填空题

1.10010.011

2.11.625

3.75.A

4.10110101111.101111011001

5.两个输入相反

6.n

7F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD

8.2

9.对输入的脉冲进行il数；不同状态

10.上升沿；下降沿

三、计算题

1.逻辑变量的取值为0、1;不是数量关系，而是同一事物的两种对立状态：比如：灯的亮和灭、门的开和

关、电路的通和断等。

2.D触发器可以存储一位二进制数据，输出Q与输入D同步，即在时钟触发时，Q会更新为D的他。

功能表:

DQQ,功能说明

000

置。

010

101

Si

111

特性方程：

3.译码器的逻辑功能是将输入的二进制数译成对应的高低电平信号进行输出。2-4译码器的真值表:

输入输出

A,AoY3Y2Y1YO

000001

010010

100100

111000

2-4译码器各输出端的表达式:

ro=4A0

Y\=A[A0

Y2=A]~A^

丫3=44

2-4译码器的逻辑电路图:

OB

Z>v,

i>

,3—…A一%吊选择i个进行输出。

8选l数据选择器的真值表：

数据输入地址信号输入输出

DA2AlAOY

DO000DO

DI001DI

D2010D2

D301ID3

D4100D4

D5101D5

D6110D6

D7I11D7

8选1数据选择器的逻辑函数式：

Y=五不/。0+A2A~A()D\+五4%。2+用440。3+A2彳/。4+A27^A()D5

+4)。6+A°D7

=A?(力1AQDO+4]40。1+40。2+力]AQD3)+4？(4]4)。4+AQD5+A°D6+A^D7)

可以将上式改写为：

Y=4(4AQDO+440。1+4AQD2+44)。3)+&(4AQD4+4A^DS+4A()D6+4AQDI)

=匕不+%&

即可使用两个4选1数据选择器实现一个8选一数据选择器，逻辑图如下：

D4D5D6D7DODID2D3

习题4

一、单项选择题

1.A

2.B

3.A

4.C

5.C

6.B

7.A

8.C

9.D

10.D

11.A

12.C

13.C

15.B

16.B

二、简答题

1.提高总线性能的措施

物理层面：

增加带宽：通过使用更高频率的信号来传输数据，或者使用多条总线并行传输数据。

减少传输延迟：通过优化信号传播路径和减少电缆长度，降低电气噪声和干扰。

使用先进的调制技术：如脉冲幅度调制（PAM）、止交频分复用（OFDM）等，以提高数据的传输效率。

实施总线仲裁机制：通过优先级管理和时间片分配，提高多个设备对■总线的访问效率。

逻辑层次：

协议优化：改进总线协议，减少协议开销，提高数据传输效率，比如采用数据包的压缩。

使用缓存：在总线的控制器中引入缓存机制，减少频繁的数据访问请求，提高整体性能。

并行处理：允许多个请求同时处理，使用多通道或多路复用技术，

流量控制机制：通过动态调整数据传输的速率，避免总线拥堵，提高利用率。

2.同步定时与异步定时的比较

同步定时:

优点：

实现简单，便于控削，所有操作在同一时间点执行。

可以确保数据的一致性和完整性，避免数据冲突。

缺点：

可能导致性能瓶颈，尤其在系统负载较高时，所有操作都等待同步完成。

灵活性差，难以适应变化的工作负载。

异步定时：

优点：

提高系统资源的利用率，允许多个操作同时进行，减少等待时间。

提高响应速度，能够更快地处理突发请求。

缺点：

实现复杂，可能需要额外的同步机制来处理并发数据访问。

数据一致性管理难度增大，容易出现数据冲突和不一致的情况。

三、计算题

1.一个总线周期传输16位数据=2字节，耗时44个时钟周期，

传输时间=4T=丽与=8x10-85

2B

R=8*]0一8s=025x10BB/s=25MB/s

提高一倍的措施：将外部数据总线宽度从16位扩大为32位，这样每个总线周期可传输4字节数

据，数据传输率变为：

4R

R1=--c,=50MB/s

8x10-8s'

2.

（1）总线带宽=每个总线周期传输的数据量X总线时钟频率=（4字节X8位/字节）x33MHz

=IO56Mbps<.

当一个总线周期中并行传输64位数据时，总线时钟频率升为66MHz，总线带宽=（8字节x8位/

字节）x66MHz=4224Mbps。

对于第三个问题：影响总线带宽的因素包括：

总线宽度：总线宽度越大，传输的数据量越多，带宽也就越高。

时钟频率：时钟频率越高，每秒传输的数据量也就越多，带宽也就越高。

数据传输协议：采用更高级的数据传输协议可以提供更高的带宽。

总线周期：总线周期越短，每秒传输的数据量越多，带宽也就越高。

综上所述，总线的带宽受到总线宽度、时钟频率、数据传输办议和总线周期等因素的影响。通过调整

这些因素可以提高总线的带宽。

习题5

一、单项选择题

1.A

2.B

3.B

4.D

5.B

6.A

7.B

8.D

9.C

10.B

ll.A

12.C

13.C

14.C

15.B

16.D

17.A

18.C

19.C

20.A

21.C

22.A

23.B

24.C

25.D

26.D

27.A

二、填空题

1.22o

2.OOOOHo

3.cache.主存贮器和外存贮器。

4.行。

5.8000IL

6.90%.

7.全相联映射。

8.EFFFFF15H.

9.20H

10.10；4。

三、简答题

1.（1）.按存储介质分类：半导体存储器、磁存储器、纸袋存储器、光存储器

（2）.按存取方式分类：随机读写存储器（RAM）、只读存储器-ROM）.相联存储器（CAM）、顺序存

储器（SAS）、直接存取存储理（DAS）

（3）.按信息的保存分类：永久记忆存储器、非永久记忆存储器

（4）.按在计算机系统中的作用：寄存器、高速缓冲存储器（Cache）、主存储器、辅存储器

2.（1）,随机读写存储器（RAM）：它的存储单元既能被读乂能被写，通过指令可以随机地、按地址对各个

存储单元进行访问，访问所需要的时间基本固定，而与存储单元的地址无关，但是信息在断电后不能继续

保存

（2）.只读存储器（ROM）：是•种只能读不能写入的存储器，信息在断电后可以继续保存

（3）.相联存储器（CAM）：访问一个字是通过它的部分内容而不是地址进行检索

（4）.顺序存储器（SAS）：只能按照某种顺序来存取，存取时间和存储单元的物理位置有关。

（5）.直接存取存储器（DAS）：存取时间与信息所在的物理位宣有关。

（6）.主存储器：简称主存.工称内存储器（内存）.用来存放计算机运行期间所需要的大量数据和程序.

CUP可以直接随机地对其进行访问，也可以和高速缓冲存储器以及辅存储器交换数据。

（7）.辅存储器：简称辅存，又称外存储器，是主存储器的后援存储器，用来存放行时不用的程序和数据，

以及一些筋要永久性保存的信息，它不能和epu宜接交换信息。

（8）.存储容量：是指主存存放二进制代码的总位数。

（9）.多端口存储器：是指同一个存储器具有两组相互独立的读/写控制线路，允许两个独立的CPU或控制

器异步地访问存储单元，是•种高速工作的存储器。

（10）.多体交叉存储器：主存由M个一字宽的存储体组成，采用M个存储体并行存取的方式，对CPU连

续访问M个字成块传送，大大提高存储器带宽。

（11）.读/写周期（存储周期）：指存储器进行一次完整的读/写操作所需要的全部时间，也就是连续两次访

问存储器所需的最小时间间隔。

（13）.存取时间：1.读时间：是指存储器接到读命令信号到其数据输出端有信号输出为止；2.写时间：是指

存储器接到写命令信号到将数据线上的数据写入被选单元的时间,

（14）.存储器带宽：单位时间内写入存储器或从存储器取出信息的最大数量。

3.（1）.Cache和主存层次：为了解决CPU和主存的速度不匹配的问题。

特点：CPU可以直接从Cache中获得信息，从而提高访存速度，Cache和主存层次之间的信息调度由辅助

硬件完成

（2）.主存和轴存层次：主要解决存储系统的容量问题。

特点：采用虚拟存储技术，把主存辅存看成一个整体，从整体上看，速度取决于主存，容量取决于斜存，

主存和辅存层次之间的信息调度由辅助硬件和操作系统共同完成，通常用存储容量、存取周期、存储器的

带宽来反映存储器的性能。

4.（1）主存储器由译码器、驱动器、存储体、读/写电路等组成。

（2）SRAM是由触发器工作原理存储信息，当信息读出后，它仍保持其原状态，不需再生：DRAM丛山电

容存储电荷的原理存储信息，即使电源不掉电也会自动消失，所以必须进行刷新或再生：DRAM的集成度

远高于SRAM（在同样大小的芯片中）；DRAM按行、列地址先后顺序传送；DRAM比SRAM功耗小，

价格便宜;DRAM比SRAM速度低。

（3）DRAM的容量大，存储单元多，地址线的位数较多，为了减少芯片的引脚数，就要把存储单元的地址

分为行、列地址两部分表示，在对每个存储单元读/写操作时，地址需分两次输入。

5.(I)采用高速部件，选用存取周期短的芯片。

(2)采用并行操作的多端口存储器。

(3)在CPU和主存之间加入高速缓存存储器。

(4)在每个存储器周期中存取几个字。

6.(1)直接映射：主存的一块只能复制到Cache的一个特定行位置上去，主存的地址有高位标记、字块地

址、块内地址三个标记。这种映射关系实现简单，但是主存的块只能固定地对应着某个缓存块，不够灵活，

命中率低。较适合容量大的Cache。

(2)全相联映射：主存中的住一块都可以映像到Cache的任一块上，主存的地址有高位标记.块内期止两

个标记。机制灵活，命中率高，但所需要的逻辑电路较多，成本高。较适合容量小的Cache。

(3)组相联映射：是前两中的折中。主存的地址有高位标记、组地址、块内地址三个标记。比直接映像灵

活，命中率高，比全相联映射所需成本低。较适合容量小的Cache。

7.DRAM是由电容存储电荷的原理存储信息，电容上的电荷要放电，为了维持所存的信息，需要在一定的

时间内(2ms)内，将所存的信息读出再重新写入，这一过程叫刷新。

刷新有三种方式：(I)集中刷新：布2ms内，集中一段时间对存储芯片的每一行刷新一遍，在这段时间内

不能对存储器进行访问。

(2)分散刷新：系统把每一行的刷新分散到各个存储周期内，将存储周期分为2半，前半段进行读/写操

作，后半段进行刷新・，显然整个系统的速度降低了，但是分散刷新没有•存储器的死时间。

(3)异步刷新：在2ms内分散地对存储芯片的每一行刷新一•遍，这样就避免了分散式刷新中不必要的多次

刷新，提高了整机速度。

8.(i)存储借读操作：地址送到CPU片内总线，并送入地址寄存器(AR)；控制器发生存储器读命令信

号，启动存储器读操作，并将读出的数据从数据总线接受至数据寄存器(DR)上。

(2)存储器写操作：地址送到CPU片内总线，并送入地址寄存器(AR)；送数据到DR上，控制器发生

存储器写命令信号，启动存储器写操作。

四、计算题

1.顺序存储器：一次只能访问一个模块，一个存储周期读一个字(64位=8字节)

顺序存储器带宽：

Bs=瑞=8x©B/s=80MB/s

交叉存储器：m个模块轮流启动，时间间隔I,每I时间可读出一个字，但受限于m个模

块全部启动一遍的时间mxt,之后要等下一个T才能重新开始，即实际带宽：

8xmB64B64_.

B=-----；---------=--------------------=---------B/s

cT+(m—l)t100+7x50ns450ns

rA

8

=450*10B/sx1.422x10B/s=142.2MB/s

2.可分别设计128Kx8位、64Kxi6位、32K义32位的存储器。

画图参考5-14

3.设最多设计出x条单操作数指令,则[(256・m)*26・x]*26=n.

X=(256-m)*26-n/26。

4.(1)Cache的命中率h=(1000-10)/1000=99%。

(2)访问内存的平均时间Ta=h.tc+(l-h)tM=99%*45+1%*200=46.55nso

(3)Cache-主存的效率=Tc/Ta=45/46.55=96.7%。

5.(1)数据总线宽度16位，所以数据寄存器16位

(2)640K=640*1024=655360640x1024=655360单元，219=524288,220=1048576,所以需

20位地址

(3)128K/64K=2片

(4)EPROM区：0〜128K-1(即0〜1FFFFH),EPROM片0：0〜FFFFH(0〜64K・

1,EPROM片1：10000H-1FFFFH

SRAM区：20000H-20000H+512K-1=20000H-9FFFFH

SRAM片0：20000H-3FFFFH(128K)

SRAM片.1：40000H〜5FFFFH

SRAM片2：60000H〜7FFFFH

SRAM片-3：80000H-9FFFFH

习题6

一、单项选择题

1.B

解析：用补码表示时8位寄存器所能表示的范围为-128〜+127.现4个整数都走负数，yl=-2,y2=-14,y3=-8o

只有y2xy3=1568,超出8位补码表示范围，出现溢出。

2.A

解析：c=2xa+b/2,就是将a左移一位，b右移一位，然后相加。由于［a］产11110100,则2区朴=11101000；

［b）4=10110000,则1/2血补=11011000,二者相加结果为11000000。

3.C

解析：参加运算的两个数符号相反，只有做减法的时候才可能发生溢出，因此A和D可以排除。选项B的

结果为-128,选项C的结果是+128,8位补码所能表示的范围为J28〜+127,因此只有C选项回发三溢出

4.B

解析：逻辑移位的对象是无符号数，因此移位时不需要考虑符号问题，逻辑右移I位时，最高位补0。算术

移位的对象是带符号数，在移位过程中必须保持操作数的符号小变，算术而移1位时最高位仍为1。

5.D

解析：因为这条加法指令需要从寄存器和主存中取数，求和后运算结果送寄存器，所以该指令在取数和执

行过程中，上述4个部件中只有指令译码器不会用到。

6.A

解析：三种相关可能引起流水线阻塞：结构相关（也称为资源相关）、数据相关和控制相关（也称为指令

相关）0数据旁路技术是为了解决流水线阻塞的一种解决方案。

7.D

解析：①③都是RISC的特点，而②有利于指令和数据存放，所以以上三个特点都有利于实现指令流水

线。

8.B

解析：指令字长32位，所以指令寄存器（IR）的位数位32位，主存按字节编址，指令按字边界对齐存放，

主衣中最多存放的指令条数为4GB/（指令字长/8位）=4GB/（32,8）=230条，所以程序计数器PC的位数为30

位。

9.B

解析：在上述指令序列中，②和③两条指令存在数据相关，由于采用的是5段流水线，所以③指令第二

段读取的是R5的内容还是旧的，而不是②指令执行之后的内容已经更新的R5

10.A

解析：指令流水线数据通路通常包括取指、译码/读寄存器、运算、访存、写回寄存器五个功能段，其中不

包含生成控制信号的控制部件。

11.C

解析：主存按字节编址，取指令时，每取1字节PC自动加1。由于转移指令由2字节组成，取出这条转移

指令之后的PC值位2OO2H.所以转移指令成功后转移后地址位2OO2H+2+0614=200811

12.A

解析：4中寻址方式中，间接寻址先按指令的形式地址从主存中取出操作数的有效地址，然后按此有效地址

从主存中读出操作数。其余三种寻址方式在计算操作数所在主存地址时都存在偏移量计算，因此可以统称

为偏移寻址。

13.D

解析：变址寻址的过程就是把变址寄存器中的内容与指令中给出的地址A相加所得有效地址EA,因此

EA=1000H+2000H=3000H,所以操作数S=(3000H)=4000H

14.A

解析：指令字长32位，其中操作码字段占8位，源/目的寄存器编号各占4位，余下16位为偏移量CMS

表示)，所以偏移量的取值范围为・32768〜+32767。

15.C

解析：⑴代表变址寄存器的内容，(D+D表示变址寻址，((I)+D)表示先变址寻址后间接寻址，(⑴)+D表

示先间接寻址后变址寻址。

16.A

解折：由于二地址指令有29条，则操作码字段至少需要5位，每个地址字段G位，二地址指令需要3个地

址码，共需要18位。因为指令字长通常是字节的整倍数，因此指令字长至少是24位。

17.D

解析：变址寻址是一种被广泛采用的寻址方式，典型用法是将指令中的形式地址作为基准地址，而变址寄

存器中的内容作为偏移量。在遇到需要频繁修改地址的情况时，不需要修改指令，修改址寄存器中的内容

就可以了，对于一维数组、字符串操作是非常方便的。

18.B

解析：double型数据字长64位，占8字节。每取一个数组元素，偏移地址等于变址值乘以8。数组A的首

地址2000H变为2100H,偏移量为2100H-2000H=100H=256。因此偏移地址增加了256,所以变址寄存器

的内容增加了32(256/8=32)。

19.A

解析：48条指令需要6位操作码，4中寻址方式需要2位寻址方式特征位，所以地址码字段只有8位，则

直接寻址范围为。〜255。

20.C

解析:FFFFFFDFH对应的十进制真值为-33,00000041H对应的十进制真值为65,则A、D选项排除。根

据补码运算规则，两数做减法结果等于FFFFFF9EH,对应的十进制真值为・98。

三、计算题

1.[A卜.=0.1011,[^A]fr=0.0l01100,[：A]朴=0.0010110,[-B]«.=0.0l01000

2.

(1)右移两位：0.0011001,左移两位:0.0010000

(2)右移两位：1.1100110,左移两位：1.1100100

(3)右移两位：1.1111001,左移两位：1.0011000

3.

(1)-0.110100010!

+0.1011011100

4.

(1)O.U。。。端等

0.11000X2-S

-(0.11000+

0.11011)

0.10000X2-5

-(0.11000+

0.10110•)

(4)o.noio^^l

0.11011

5.

解析：每个任务需4段，每段At,流水线建立时间（第一个任务输出时间）=4At

连续输入10个任务：第一个任务在4At输出，之后每隔At输出一个，所以10个任务全部输出时间

=4At+（10-l）At=13At4At+（l0-l）At=13At

之后间歇52M5At

再输入10个任务，同样需13At输出

如此重复，每个周期=13At+5Al=18Al处理10个任务

吞吐率TP=10/18At=5/Mt

6.

解析：当n趋近于8时，TP=5/(7At),S=(4At)/(7At/5)=2.857,E=l：4x5At)/(4x7At)=71.4%

7.

解析：（l）实际吞吐量：执行12条指令共用5+”（12-1）=16个流水周期，则执行】2条指令所花费的时间为

16xl00ns=1600ns«实际吞吐率TP=12/1600ns=12/1600xIO”=7.5MIPS

（2）加速比=不使用流水线的运行时间/流水线运行时间。12条指令经过5个过程段的加速比

S=(12x5x100ns)/((5+00ns)=3.75

<3）流水线效率指流水线中设备的实际使用时间与整个运行时间之比。线性流水线各段时间相同情况

下，流水线效率正比于吞吐率。E=TPxAt=0.75

三、简答题

解析：间接寻址方式的有效地址在主存中，操作数也在主存中；寄存器寻址方式的有效地址在寄存器

中，操作数在主存中。间接寻址慢于寄存器寻址。

2.

解析：基址寻址和变址寺址在形成有效地址时所用的算法是相同的，但是，它们两者实际上是有区别

的。一股来说，变址寻址中变址寄存器提供修改量（可变的），而指令提供基准值（固定的）：基虻寻址

中基址寄存器提供基准值（固定的），而指令提供位移量（可变的）。这两种寻址方式应用的场合也不同，

变址寻址是面向用户的，用于访问字符串、向量和数组等成批数据；而基址寻址面向系统，主要用于逻辑

地址和物理地址的变换，用以解决程序在主存中的再定位和扩大寻址空间等问题。在某些大型机中，基址

寄存器只能由特权指令来管理，用户指令无权操作和修改。

3.

解析:

寄存器类型功能

累加器存放执行运算的操作数和运算处果，也称为数据寄存器

标志寄存器存放运算处理后的CPU状态

程序计数器存放下一条指令在内存中的地址

基址寄存器存放数据内存的起始地址，详见652寻址方式

变址寄存器存放基址寄存器的相对地址，详见652寻址方式

通用奇存器可用于•存放操作数，也可作为满足某种寸址方式所需的奇存卷

存放当前欲执行的指令。此寄存器仪仅由CPU内部使用，外部不能通过程序直接读写

指令寄存器

其内容

栈寄存器存放栈空间的起始地址

4.

解析：共用64条指令，因此操作码占6位；32个通用寄存器，寄存器编号占5位：其余为地址码或

标志位

（1）若采用一级间接寻址，操作码占6位，寄存器编号5位，间接标志I位，地址码20位，直接

寻址的最大主存空间位22。字。

（2）如果采用通用寄存器作为基址寄存器，能寻址的最大主存空间位232字。

5.

解析：（1）按照流水线周期来算，第一条指令的完成时间就是4xl00ns=400n5,,然后完成20

条指令的时间就是100nsx4+（20-i）xl00ns=2300ns.

（2）若相邻两条指令发生数据相关，且在硬件上不采取措施，应停顿第2条指令的执行，直到前面

的指令结果产生，因此要推迟2个时钟周期的时间：若对硬件进行改进，如采用旁路技术，那么第2条指

令的执行将不会被推迟.

6.

解析：⑴减法指令运算结果写人RI,然后在加法指令中需要读出RI内容。由于指令ADDR5,R4,

R1进入流水线，在SUBR1,R2,R3结果写入R1前就读出R1内容，发生写后读（RAW）相关。

（2）MULR3,R1.R2指令乘法结果写入R3,若ADDR5,R1,R2的加法运算完成时间早于MULR3,

R1,R2,则指令ADDR5,R1,R2在指令MULR3,RLR2写人R3前就先行写入，导致R3的内容错误，发

生写后写（WAW）相关。

（3）STOA,Rl指令和ADDR4,R3,R2指令没有涉及相同的寄存器，所以没有发生数据相关，

（4）LADR1,B指令和MULR1,R2,R3指令都要写入R1,如果MULRI,R2,R3先完成，则将发生

写后写（WAW）相关。若MULRI,R2,R3在LADR1,B之后完成，则不会发生数据相关。

习题7

一、单项选择题

1.C

2.B

3.C

4.D

5.A

6.D

7.B

8.C

9.B

10.C

二、填空题

1.微程序；微指令：微命令。

2.20。

3.控制存储器；主存(或主存储器)。

4.组合逻辑；存储逻辑；组合逻辑和存储逻辑结合。

5.水平型；垂直型：水平型；垂直型。

三、简答题

i.(1)PC中的内容(当前指令的地址)通过地址总线传输送至MAR“(2)控制单元(CU)向存储器发

出陵命令。(3)存储器中对应地址的指令通过数据总线传输至MDR。(4)MDR中的指令械送至1R。

(5)CU控制PC内容递增，为取下一条顺序指令做好准备。

2.(1)微地址形成部件。微地址形成部件负贡生成初始微地址和后续微地址，以确保微指令的连续执行。

这一部件在微程序控制器中起到了关键作用，因为它决定了微指令的执行顺序和流向。(2)微地址寄存器

(gAR)o微地址寄存器接收微地址形成部件发送的微地址，为从控制存储器中读取微指令做好准备。它

的作用类似于程序计数器PC,用于管理微程序的执行流程。(3)控制存储器(CM)o控制存储器是微程

序控制器的核心，用于存放所有的微程序。其性能(包括容量、速度和可靠性)直接影响到计算机系统的

整体性能。(4)微指令寄存器(gIR)o微指令寄存器用于存放从控制存储器中取出的微指令。其何数与

微指令字长相等，确保微指令的准确存储和传输。

3.

微操作记法

ROout,ARin(RO)-AR

McmRM(AR)-DR

DRout,Yin(DR)-Y

RIout,AND<Y)AND(RI)-Z

ZouURIin(Z)一RI

4.NOT指令的微指令如下：

RO-Z

Z-RO

相应的微操作如卜.：

ROout,NOT（ALU求反运算）

Zout*ROin

因此可写出相应的两个微指令，占用CM两个微地址16和17,如下表所示。加粗字体表示该微指令发出

的控制信号。

微指令（二进制）

八进制

微程序操作控制字段顺序控制字段

微地址

23222120191817161514131211109876543210

16010111001000000000101111

NOI

17000001011000000001000000

习题8

8.4实验思考

如果将RAM中04地址的数据改为10,即加数的地址和保存求和结果的地址不同，只要数据开关的设

置的数据不变，无论循环多少次，结果和第一轮循环运行的结果一样。

一、单项选择题

1.B

2.C

3.B

4.D

5.B

二、填空题

1.

表8.5模型机运行过程中的数据

微指令的后指示灯

序号简述含义

地址总线指令寄存器地址寄存器

100011000000010000000000000000当前PC的值，内存地址01

当前微地址是03,判别位为LIR

211000000000000000000000000000的最高三位是000,经判断该指令是

IN,所以下一条微指令的地址是10o

当前微地址是02,PC的值01送入

30001100D000100000000000000001AR,PC+1后的值为02,准备取下

一条指令。

当前微地址是03,判别位为1,IR

的最高三位是001,经判断该指令是

411000001000000010000000000001

ADD,所以卜•一条微指令的地址是

11.

当前微地址是11,当前PC值是02

500100000000110010000000000010送入AR,PC+1值是03,ADD噪作

数的地址

当前微地址是04,取内存地址07中

600101000010100010000000000111

的加数00001010。

当前微地址是05,将内存地址07中

70011000D010I00010000000000111的加数00001010,送入数据寄存器

DRB。

当前微地址是06,将累加器RD中

800111000000100010000000000111的加数00000010,送入数据寄存器

DRAo

900010000011000010000000000111当前微地址是07,DRA+DRB相加

的结果为00001100。

当前微地址是03,AR中的地址是

03,判断位为1,IR的最高三位是

1011000019000000100000000000011

010.经判断该指令为STA,所以下

一条微地址为12。

当前微地址是12,当前PC的值04

110110000D00I0I0100000000000100

送入AR,PC+1的值是05。

当前微地址是14,从内存中取出操

120110100D001010100000000000111

作数的地址送入ARo

当前微地址是15,根据地址寄存器

中的地址，将R0中的运算结果

1300010000011000100000000000111

00001100存入对应地址07的内存

单元中。

当前微地址是02,当前PC值是05

1400011000001100100000000000101

送入AR,PC+1的值是06,。

当前微地址是03,判断位是1,TR

1511000011000000110000000000101最高三位是011,经判断该指令是

JMP,所有下一条微指令地址是13。

当前微地址是13,当前PC值是06,

16OHIO000001110110000000000110

送入AR,PC+I的值是07。

从内存中取出操作数的地址07中的

170001000000000011000000000011000,存入PC中，使得PC从03内

存地址单元开启下一轮循环。

2.

及8.6运算过程中的数据

Y1Y2运算结果

第一轮循环000000100000101000001100

笫二轮循环000000100000110000001110

第三轮循环000000100000111000010000

3.后续微地址

4.算术逻辑单元ALU

5.微指令

三、简答题

1.计算机的工作原理基于存储程序的概念，即程序指令和数据都存储在计算机内部，计算机能够自动、顺

序地执行这些指令。当计算机启动时，它苜先从存储器中加载指令到指令寄存器，然后通过控制器解码这

些指令，并生成相应的控制信号来驱动运算器或其他硬件部件执行操作。运算器完成数据处理任务，如算

术运算、逻辑运算等