2026年计算机组成原理期末试卷及答案

2026年计算机组成原理期末试卷及答案一、单项选择题（每题2分，共20分）1.某16位定点补码整数表示中，数值位为15位，符号位1位。其可表示的最小负数是（）A.-32767B.-32768C.-65535D.-655362.若浮点数格式为：1位符号位，8位阶码（移码，偏置值127），23位尾数（原码，隐藏最高位1），则十进制数-12.625的IEEE754单精度浮点数二进制表示的最高8位阶码是（）A.10000010B.01111110C.10000001D.011111113.某计算机指令系统中，指令长度为32位，操作码占8位，源寄存器1占5位，源寄存器2占5位，目的寄存器占5位，剩余位用于立即数。该指令的立即数最大可表示的无符号数值是（）A.2^9-1B.2^10-1C.2^11-1D.2^12-14.某CPU的时钟周期为1ns，某指令序列包含100条指令，其中算术逻辑指令占60%（CPI=1），Load/Store指令占30%（CPI=3），分支指令占10%（CPI=4）。该序列的平均CPI和执行时间分别为（）A.1.9，190nsB.2.0，200nsC.2.1，210nsD.2.2，220ns5.某5级流水线（取指、译码、执行、访存、写回）中，若相邻两条指令存在写后读（WAR）相关，且无转发机制时，需要插入的气泡数为（）A.0B.1C.2D.36.某Cache采用4路组相联映射，块大小为64B，主存容量为256MB，Cache容量为128KB。主存地址中组号字段的位数是（）A.10B.12C.14D.167.虚拟存储器中，页表项的组成不包括（）A.有效位B.修改位C.物理页号D.段基址8.某总线采用同步定时协议，总线时钟频率为100MHz，总线宽度为64位。若每次总线传输包含1个地址周期（2时钟周期）和2个数据周期（每个数据周期1时钟周期），则总线的最大数据传输率为（）A.100MB/sB.200MB/sC.400MB/sD.800MB/s9.DRAM存储单元的核心部件是（）A.双稳态触发器B.电容和MOS管C.浮栅晶体管D.磁阻元件10.微程序控制器中，控制存储器（CM）存储的是（）A.机器指令B.微指令C.操作数D.状态信息二、填空题（每空2分，共20分）1.8位补码表示的整数范围是__________。2.某指令的寻址方式为基址寻址，基址寄存器内容为0x2000，形式地址为0x300，地址偏移范围为±127，则有效地址的取值范围是__________。3.CPU的指令周期通常由取指周期、__________、执行周期和中断周期组成。4.流水线的瓶颈段是指__________最长的功能段。5.某Cache的命中率为95%，Cache访问时间为2ns，主存访问时间为100ns，则平均访问时间为__________ns（保留1位小数）。6.虚拟存储器中，页表的作用是实现__________到物理地址的映射。7.总线仲裁的主要目的是解决多个__________同时申请总线控制权的冲突问题。8.DRAM需要定期刷新的原因是__________。9.指令的执行过程中，程序计数器（PC）的内容是__________的地址。10.硬布线控制器的控制逻辑由__________电路提供。三、简答题（每题8分，共24分）1.简述定点数原码、反码、补码表示的主要区别，并说明补码表示的优势。2.分析流水线中结构相关的产生原因及解决方法。3.某计算机主存地址为32位，Cache采用直接映射方式，块大小为64B，Cache容量为512KB。计算主存地址中标签（Tag）、块号（CacheIndex）、块内偏移（Offset）各字段的位数。四、分析题（每题12分，共24分）1.某计算机的指令格式如下：操作码（6位）|源寄存器R1（5位）|源寄存器R2（5位）|目的寄存器R3（5位）|立即数Imm（11位）其中，立即数Imm为补码表示，支持以下指令：ADDR3,R1,R2（R3=R1+R2）ADDIR3,R1,Imm（R3=R1+Imm）LWR3,Imm(R1)（R3=Mem[R1+Imm]）（1）说明LW指令的寻址方式；（2）若R1的内容为0x1000，Imm为0x08（补码），计算LW指令的有效地址；（3）若Imm字段为11位补码，其表示的数值范围是多少？2.某CPU内部结构包含：PC、MAR、MDR、IR、通用寄存器组（R0-R7）、ALU、控制单元（CU）。画出取指周期的微操作序列流程图（用箭头表示顺序，标注各部件的操作）。五、设计题（12分）某嵌入式系统需要设计一个Cache子系统，要求如下：主存容量：1GB（地址30位）Cache容量：64KB块大小：128B映射方式：8路组相联写策略：写回法（WriteBack）（1）计算主存地址中标签（Tag）、组号（SetIndex）、块内偏移（Offset）各字段的位数；（2）说明Cache中需要哪些额外信息（如有效位、修改位等）及其作用；（3）若Cache的命中率为98%，主存访问时间为100ns，Cache访问时间为2ns，计算平均访问时间（保留2位小数）。答案一、单项选择题1.B2.A3.A4.C5.A6.A7.D8.C9.B10.B二、填空题1.-128~+1272.0x21D9~0x2427（或十进制8665~9255）3.间址周期4.延迟（或执行时间）5.6.96.虚拟地址（或逻辑地址）7.主设备（或总线主模块）8.电容电荷会泄漏9.下一条要执行指令10.组合逻辑（或门电路/硬连线）三、简答题1.原码：符号位+绝对值，0有±0之分；反码：正数同原码，负数符号位不变，数值位取反，0有±0；补码：正数同原码，负数为反码+1，0唯一。优势：符号位参与运算，可将减法转换为加法，简化硬件设计。2.结构相关（资源冲突）：因多条指令同时使用同一硬件资源（如指令Cache和数据Cache未分离时，取指和访存冲突）。解决方法：①资源重复配置（如分离指令Cache和数据Cache）；②插入气泡（暂停后续指令）；③后推（延迟发射后续指令）。3.块大小64B=2^6B→Offset=6位；Cache容量512KB=2^19B，块数=512KB/64B=2^13→CacheIndex=13位；主存地址32位→Tag=32-13-6=13位。四、分析题1.（1）基址寻址（R1为基址寄存器，Imm为偏移量）；（2）有效地址=R1+Imm=0x1000+0x08=0x1008；（3）11位补码范围：-2^10~+2^10-1（即-1024~+1023）。2.取指周期微操作序列：PC→MAR→读主存→主存→MDR→MDR→IR（操作码部分送CU）→PC+1→PC（顺序执行时）。五、设计题（1）块大小128B=2^7B→Offset=7位；Cache容量64KB=2^16B，每组8块，块数=64KB/128B=512=2^9，组数=512/8=64=2^6→SetIndex=6位；主存地址3