IC 验证工程师考试试卷及答案

IC验证工程师考试试卷及答案IC验证工程师考试试卷及答案一、填空题（共10题，每题1分）1.UVM中最顶层的组件是______。2.验证的三大目标包括功能正确、性能达标和______。3.Verilog中用于表示仿真延迟的关键字是______。4.形式验证的常用方法有模型检查和______。5.UVM中用于传递事务的通道组件是______。6.验证计划应包含功能点、验证策略和______。7.SystemVerilog中创建类实例的关键字是______。8.断言分为立即断言和______。9.DUT的全称是______。10.UVM组件的生命周期始于______阶段。二、单项选择题（共10题，每题2分）1.以下哪项不是UVM的核心组件？（）A.uvm_agentB.uvm_driverC.uvm_monitorD.uvm_module2.下列不属于功能覆盖率的是？（）A.代码覆盖率B.状态机覆盖率C.交叉覆盖率D.条件覆盖率3.SystemVerilog中virtualinterface的主要作用是？（）A.连接硬件与软件B.定义模块端口C.实现类继承D.简化代码4.以下属于并发断言的是？（）A.$assertpropertyB.$displayC.if...elseD.always@(posedgeclk)5.UVM中启动sequence的方法是？（）A.start()B.run()C.execute()D.begin()6.形式验证的优势之一是？（）A.覆盖所有可能路径B.速度快C.无需测试用例D.适用于大型设计7.Monitor在验证环境中的作用是？（）A.驱动DUT输入B.收集DUT输出C.生成测试用例D.控制仿真流程8.SystemVerilog中constraint用于？（）A.定义类成员B.生成随机数据C.实现断言D.控制时序9.UVMfactory机制的主要功能是？（）A.创建组件实例B.重载组件C.管理事务D.记录日志10.以下哪项不属于验证阶段？（）A.计划阶段B.环境搭建C.仿真运行D.芯片流片三、多项选择题（共10题，每题2分）1.UVM的phase包括？（）A.build_phaseB.run_phaseC.post_run_phaseD.synthesis_phase2.功能覆盖率的类型有？（）A.代码覆盖率B.状态机覆盖率C.交叉覆盖率D.条件覆盖率3.SystemVerilog的随机化特性包括？（）A.randB.randcC.constraintD.virtual4.验证环境的组成部分通常包括？（）A.DUTB.agentC.scoreboardD.testbench5.断言的作用有？（）A.检查设计错误B.提高仿真效率C.记录设计行为D.替代测试用例6.UVMsequence_item的作用是？（）A.传递数据B.定义事务格式C.实现随机化D.控制仿真7.形式验证的应用场景包括？（）A.寄存器验证B.状态机验证C.接口协议验证D.大型SOC验证8.SystemVerilog类的特性包括？（）A.封装B.继承C.多态D.静态成员9.验证计划的内容包括？（）A.功能点列表B.覆盖率目标C.验证方法D.设计规格10.UVMscoreboard的作用是？（）A.比较预期与实际结果B.收集覆盖率数据C.生成测试用例D.监控DUT输出四、判断题（共10题，每题2分）1.UVM是基于SystemVerilog的验证方法学。（）2.代码覆盖率100%意味着功能完全正确。（）3.并发断言只能在时钟边沿触发。（）4.SystemVerilog的virtual类无法实例化。（）5.形式验证不需要仿真环境。（）6.UVM的run_phase是并行执行的。（）7.随机测试比定向测试更易发现隐藏错误。（）8.断言只能用于设计代码，不能用于验证代码。（）9.UVMfactory机制可动态替换组件。（）10.覆盖率报告是验证结束的唯一标准。（）五、简答题（共4题，每题5分）1.简述UVM验证环境的基本结构。2.什么是功能覆盖率？为什么需要功能覆盖率？3.简述SystemVerilog中随机化的实现方法。4.断言在IC验证中的作用是什么？六、讨论题（共2题，每题5分）1.比较定向测试和随机测试的优缺点及应用场景。2.如何保证验证的充分性？答案：一、填空题1.uvm_top2.覆盖率达标3.4.等价性检查5.uvm_tlm_fifo6.覆盖率目标7.new8.并发断言9.DesignUnderTest10.build_phase二、单项选择题1.D2.A3.A4.A5.A6.C7.B8.B9.B10.D三、多项选择题1.ABC2.BCD3.ABC4.ABC5.ABC6.ABC7.ABC8.ABCD9.ABC10.A四、判断题1.√2.×3.√4.√5.√6.√7.√8.×9.√10.×五、简答题1.UVM验证环境基本结构包括顶层testbench、DUT（被验证设计）、agent（含driver和monitor）、scoreboard、sequence及sequence_item。Testbench为顶层容器；driver驱动DUT输入；monitor收集DUT输入/输出；scoreboard比较预期与实际结果；sequence定义事务序列；sequence_item定义事务格式。组件通过TLM接口通信，遵循UVMphase机制管理生命周期。2.功能覆盖率是衡量验证覆盖设计功能点的指标，包括状态机、交叉、条件覆盖率等。需要的原因：一是确保覆盖所有设计功能点；二是指导补充未覆盖测试；三是作为验证结束依据。它弥补代码覆盖率不足，代码覆盖高不代表功能都验证。3.SystemVerilog随机化通过rand/randc关键字和constraint约束实现：在类中用rand（均匀）或randc（周期）声明随机变量；用constraint块定义取值范围/关系；调用randomize()生成值。还可通过constraint_mode()控制约束开关，rand_mode()控制变量是否随机。随机化生成多样测试用例，提高验证效率。4.断言作用：一是实时检查设计行为是否符合预期，仿真中及时报告错误；二是作为设计文档，清晰描述预期行为；三是减少手动检查，提高验证效率。分立即断言（执行到位置时检查）和并发断言（时钟边沿持续检查时序行为）。六、讨论题1.定向测试：优点是目标明确、易调试，快速验证已知功能；缺点是覆盖范围有限，难发现隐藏错误。应用场景：初期验证基本功能、bug修复后回归测试。随机测试：优点是覆盖更多边界和组合场景，发现未知错误；缺点是调试难，需覆盖率指导。应用场景：中后期验证，补充定向测试盲区，提高