数字电路仿真精简实验报告

数字电路仿真精简实验报告实验一、基本逻辑门电路功能仿真验证实验日期：____年__月__日节次：____成绩：________

组别：____组员姓名：________、________教师签名：张迪1、实验目的掌握与、或、非、与非、或非、异或、同或七种基本逻辑门的逻辑功能，熟悉Multisim仿真软件操作，通过搭建电路、对比真值表，验证各类逻辑门的输出特性，夯实数字电路逻辑运算基础。2、逻辑分析与实验过程（1）核心逻辑原理基本逻辑门是数字电路基础单元，各类门电路核心逻辑：与门全1出1、有0出0；或门有1出1、全0出0；非门输入输出反向；与非门、或非门为对应基础门取反；异或门输入不同出1、相同出0；同或门与异或门逻辑相反。（2）真值表输入A输入B与门或门与非门或非门异或门同或门00001101010110101001101011110001（3）实验步骤1.打开Multisim软件，调取各类基本逻辑门、电平开关、LED指示灯及电源、接地元件；

2.分别搭建七种逻辑门仿真电路，将开关作为输入、LED灯作为输出显示；

3.切换高低电平输入，逐一记录各逻辑门输出状态，与标准真值表对比验证。3、电路与代码设计电路结构：由输入电平开关、各类逻辑门核心模块、LED输出显示模块组成，结构简单，可直观观测单门电路逻辑输出。精简Verilog代码：PlainText

modulelogic_gate(inputA,B,outputregY_and,Y_or,Y_nand,Y_nor,Y_xor,Y_xnor);

always@(*)begin

Y_and=A&B;

Y_or=A|B;

Y_nand=~(A&B);

Y_nor=~(A|B);

Y_xor=A^B;

Y_xnor=~(A^B);

end

endmodule4、实验结果与结论本次实验搭建的各类基本逻辑门电路工作正常，不同输入组合对应的输出结果与标准真值表完全吻合，无逻辑偏差、无电路故障。实验熟练掌握了七种基础逻辑门的运算规则与仿真方法，明晰了组合逻辑电路的基础构成原理，为后续复杂数字电路设计奠定基础。实验二、8421BCD码七段数码管译码显示电路搭建及验证实验日期：____年__月__日节次：____成绩：________

组别：____组员姓名：________、________教师签名：张迪1、实验目的掌握8421BCD码编码规则与七段数码管驱动原理，熟悉74LS48译码芯片的使用方法，在Multisim中搭建译码显示电路，验证有效BCD码（0000~1001）对应数字0~9的显示效果，区分无效BCD码。2、逻辑分析与实验过程（1）基础原理8421BCD码为4位二进制编码，仅0000~1001对应十进制0~9，1010~1111为无效码。本实验采用74LS48译码器搭配共阴极七段数码管，高电平点亮数码管段灯，译码器可将BCD码转换为七段驱动信号，实现数字显示。（2）真值表十进制数BCD输入(DCBA)显示数字000000100011200102300113401004501015601106701117810008910019（3）实验步骤1.在Multisim调取4路电平开关、74LS48译码器、共阴极数码管、5V电源及接地元件；

2.完成芯片供电接线，开关接入译码器BCD输入端，译码器输出经限流电阻连接数码管；

3.依次输入0000~1001有效码和1010~1111无效码，观察并记录数码管显示状态。3、电路与代码设计电路结构：由输入开关模块、74LS48译码模块、七段数码管显示模块组成，限流电阻保护电路，保证显示稳定。精简Verilog代码：PlainText

modulebcd7seg(input[3:0]bcd,outputreg[6:0]seg);

always@(*)begin

case(bcd)

4'b0000:seg=7'b0111111;//0

4'b0001:seg=7'b0000110;//1

4'b0010:seg=7'b1011011;//2

4'b0011:seg=7'b1001111;//3

4'b0100:seg=7'b1100110;//4

4'b0101:seg=7'b1101101;//5

4'b0110:seg=7'b1111101;//6

4'b0111:seg=7'b0000111;//7

4'b1000:seg=7'b1111111;//8

4'b1001:seg=7'b1101111;//9

default:seg=7'b0000000;//无效码熄灭

endcase

end

endmodule4、实验结果与结论输入0000~1001有效BCD码时，数码管可精准对应显示0~9数字，无错段、缺段问题；输入1010~1111无效码时，数码管显示乱码。电路运行稳定，验证了8421BCD码译码显示原理，熟练掌握了译码器与数码管的接线及使用方法。实验三、一位全加器的集成门电路搭建及验证实验日期：____年__月__日节次：____成绩：________

组别：____组员姓名：________、________教师签名：张迪1、实验目的掌握一位二进制全加器的逻辑原理，熟悉组合逻辑门电路的搭建方法，在Multisim中搭建全加器电路，验证本位和、进位输出的逻辑正确性。2、逻辑分析与实验过程（1）核心逻辑公式本位和：S=A⊕B⊕Cin

进位输出：Cout=AB+ACin+BCin（2）真值表ABCinSCout0000000110010100110110010101011100111111（3）实验步骤1.调取电平开关、异或门、与门、或门、LED指示灯等元件；

2.用两级异或门搭建求和电路，用三组与门+或门搭建进位电路；

3.切换8组输入电平，观察LED指示灯状态，对照真值表验证逻辑。3、电路与代码设计电路结构：输入模块、求和模块、进位模块、LED显示模块四部分组成，实现一位二进制带进位加法运算。精简Verilog代码：PlainText

modulefull_adder(inputA,B,Cin,outputS,Cout);

assignS=A^B^Cin;

assignCout=A&B|A&Cin|B&Cin;

endmodule4、实验结果与结论所有输入组合对应的输出均与真值表完全一致，电路响应迅速，无逻辑错误和竞争冒险现象。实验成功验证了一位全加器的逻辑功能，掌握了组合逻辑电路的设计与仿真方法。实验四、RS、D、JK触发器功能观察与波形验证实验日期：____年__月__日节次：____成绩：________

组别：____组员姓名：________、________教师签名：张迪1、实验目的掌握RS、D、JK三种常用触发器的逻辑功能和触发特性，通过Multisim仿真和示波器波形观察，区分不同时序逻辑单元的工作原理。2、逻辑分析与实验过程（1）触发器核心功能RS触发器：与非门搭建，低电平有效，具备置0、置1、保持功能，RS=00为非法状态。

D触发器：上升沿触发，输出跟随输入变化，Qn+1=D，可消除空翻现象。

JK触发器：下降沿触发，可实现保持、置0、置1、翻转四种功能，可用于分频、计数电路。（2）实验步骤1.搭建RS触发器电路，切换输入电平，观察输出状态变化；

2.采用74LS74搭建D触发器，接入时钟脉冲，用示波器观察时序波形；

3.采用74LS73搭建JK触发器，调节J、K输入，采集时钟与输出波形；

4.对比分析三种触发器的触发方式与功能差异。3、电路与代码设计电路结构：分别搭建三种触发器电路，搭配脉冲时钟、电平开关、示波器，实现功能观测与波形采集。精简Verilog代码：PlainText

//D触发器

moduled_ff(inputCP,D,outputregQ);

always@(posedgeCP)Q<=D;

endmodule

//JK触发器

modulejk_ff(inputCP,J,K,outputregQ);

always@(negedgeCP)begin

case({J,K})

2'b00:Q<=Q;2'b01:Q<=0;

2'b10:Q<=1;2'b11:Q<=~Q;

endcase

end

endmodule4、实验结果与结论RS触发器可正常实现置位、复位、保持功能，存在非法约束状态；D触发器仅在时钟上升沿更新数据，时序稳定；JK触发器在下降沿触发，支持翻转分频功能。示波器波形清晰直观，有效区分了三种时序器件的触发特性，掌握了时序逻辑电路的工作规律。实验五、用74LS161构建多位计数器仿真实验实验日期：____年__月__日节次：____成绩：________

组别：____组员姓名：________、________教师签名：张迪1、实验目的掌握74LS161同步四位二进制计数器的引脚功能与工作原理，学会用同步置数法搭建模5、模7计数器，掌握多片计数器级联方法，搭建模100两位十进制计数器。2、逻辑分析与实验过程（1）芯片原理74LS161为同步加法计数器，支持同步置数、异步清零，通过检测计数状态、触发同步置数，可实现任意模数计数。级联时低位进位端接高位使能端，实现同步进位计数。（2）实验步骤1.单片74LS161搭建模7计数器，检测状态0110触发置数，实现0~6循环；

2.修改检测逻辑，搭建模5计数器，实现0~4循环计数；

3.两片74LS161级联，搭建00~99模100十进制计数器，观察数码管循环效果。3、电路与代码设计电路结构：由74LS161计数器、逻辑门、时钟脉冲、译码器和数码管组成，单片实现小模数计数，双片级联实现两位十进制计数。精简Verilog代码：PlainText

modulecnt