CN119403148A 一种沟槽栅功率mosfet及其制作方法 （华润微电子（重庆）有限公司）

号本发明提供一种沟槽栅功率MOSFET及其制胞内的金属半导体接触孔(第二接触孔)的宽度额外的制造工艺，同时能够降低芯片表面的热控制接触孔刻蚀工艺使得较宽的接触孔同时与此外，本发明通过MOS沟道的调整能够实现更优2形成漂移层于衬底层上，并形成在水平方向上交形成层间介质层于所述漂移层上方，所述层间介质层覆盖形成在水平方向上交替且间隔排布的第一接触孔与触孔垂向贯穿所述层间介质层并往下延伸进所述第二沟槽结构中及所述第二沟槽结构两经由所述第二接触孔形成体接触区于所述体区中，所述体接触区与所述源接触区邻形成源极金属层于所述层间介质层上，所述源极金属层连上交替且间隔排布的第一沟槽结构与第二沟槽结构于所述形成在水平方向上交替且间隔排布的第一沟槽与形成第一多晶硅层于所述第一沟槽中及所述第二回刻所述场氧层以在所述第一沟槽中形成栅极沟槽及在所述第二沟槽中形成伪栅沟形成第二多晶硅层于所述栅极沟槽中及所述伪栅3三埋源电极的外侧壁之间的部分的底面低于所述体接触区的底面以使所述第二接触部位于所述第二沟槽结构的侧壁与所述第三埋源电极的外侧壁之间的上交替且间隔排布的第一沟槽结构与第二沟槽结构于所述形成在水平方向上交替且间隔排布的第一沟槽与形成第一多晶硅层于所述第一沟槽中及所述第二选择性回刻所述第一沟槽中的所述场氧层以在所述第一在水平方向上交替且间隔排布的第一沟槽结构与第二沟槽结构，位于所述漂移层中，层间介质层，位于所述漂移层上方并覆盖所述第在水平方向上交替且间隔排布的第一接触部与第二接4极的外侧壁之间的部分的底面低于所述体接触区的底面以使所述第二接触部位于所述第二沟槽结构的侧壁与所述第三埋源电极的外侧壁之间的5[0001]本发明属于半导体功率器件技术领域，涉及一种沟槽栅功率MOSFET及其制作方型漂移区中注入了大量的非平衡载流子，这些非平衡载流子将会带来较大的反向恢复损由于其具有极低的漏电以及简单的工艺而被广泛使[0005]集成MOS沟道二极管需要其开启电压低于PN结[0007]应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、背景技术部分进行了阐述而认为上述技术方案为6[0009]为实现上述目的及其他相关目的，本发明提供一种沟槽栅功率MOSFET的制作方二接触孔垂向贯穿所述层间介质层并往下延伸进所述第二沟槽结构中及所述第二沟槽结第一沟槽与所述第二沟槽均自所述漂移层的顶面[0027]回刻所述场氧层以在所述第一沟槽中形成栅极沟槽及在所述第二沟槽中形成伪7所述第二沟槽结构的侧壁与所述第三埋源电极的外侧壁之间的部分的底面低于所述体接触区的底面以使所述第二接触部位于所述第二沟槽结构的侧壁与所述第三埋源电极的外第一沟槽与所述第二沟槽均自所述漂移层的顶面8所述第二沟槽结构的侧壁与所述第三埋源电极的外侧壁之间的部分的底面低于所述体接触区的底面以使所述第二接触部位于所述第二沟槽结构的侧壁与所述第三埋源电极的外[0055]图3显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成第一沟槽与[0056]图4显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成场氧层后所[0057]图5显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成第一埋源电[0058]图6显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成栅极沟槽与[0059]图7显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成栅氧化层后9[0060]图8显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成栅电极与第[0061]图9显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成体区与源接[0062]图10显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成层间介质[0063]图11显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成第一接触[0064]图12显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成体接触区[0065]图13显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成第一接触[0066]图14显示为本发明的沟槽栅功率MOSFET的制作方法于实施例一中形成源极金属[0067]图15显示为本发明的沟槽栅功率MOSFET的制作方法于实施例二中制作得到的沟[0068]图16显示为本发明的沟槽栅功率MOSFET的制作方法于实施例二中形成栅极沟槽[0069]图17显示为本发明的沟槽栅功率MOSFET的制作方法于实施例二中形成栅氧化层[0070]图18显示为本发明的沟槽栅功率MOSFET的制作方法于实施例二中形成栅电极后[0072]图20显示为本发明的沟槽栅功率MOSFET的制作方法于实施例二中形成第一接触[0073]图21显示为本发明的沟槽栅功率MOSFET的制作方法于实施例四中制作得到的沟孔107连接至所述源极金属层105，所述多晶硅栅电极1062通过未图示的接触孔(位于其它发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数述第二接触孔垂向贯穿所述层间介质层并往下延伸进所述第二沟槽结构中及所述第二沟水平方向上交替且间隔排布的第一沟槽结构203与第二沟槽结构204于所述漂移层202中，所述第一沟槽结构203与所述第二沟槽结构204均自所述漂移层202的顶面起始并往下延中具有第二埋源电极2041，本实施例中，所述第二沟槽结构204中还具有第三埋源电极[0129]作为示例，形成在水平方向上交替且间隔排布的所述第一沟槽结构203与所述第[0132]如图5所示，采用化学气相沉积法或其它合适的方法形成第一多晶硅层于所述第[0135]如图8所示，采用化学气相沉积法或其它合适的方法形成第二多晶硅层于所述栅极沟槽2033中及所述伪栅沟槽2043中，并回刻所述第二多晶硅层以去除沟槽外的多晶硅，的方法形成层间介质层209于所述漂移层202上方，所述层间介质层209覆盖所述第一沟槽[0140]作为示例，所述层间介质层209可以包括氧化硅层、氮化硅层或其它合适的绝缘向上交替且间隔排布的第一接触孔210与第二接触孔211，所述第一接触孔210的宽度小于所述第一沟槽结构203的宽度，所述第一接触孔210垂向贯穿所述层间介质层209并往下延度，所述第二接触孔211垂向贯穿所述层间介质层209并往下延伸进所述第二沟槽结构204构204的侧壁与所述第三埋源电极2042的外侧壁之间[0144]本实施例中通过控制离子注入方向及深度使得所述体接触区212朝向所述第二沟第二沟槽结构204的侧壁与所述第三埋源电极2042的外侧壁之间的部分的底面低于所述体接触区212的底面，从而后续形成的第二接触部214位于所述第二沟槽结构204的侧壁与所述第三埋源电极2042的外侧壁之间的部分可与[0147](1)采用溅射法或其它合适的方法淀积铂金属层，此时铂会顺利进入尺寸较大的与所述第三埋源电极2042的外侧壁之间的部分的底面低于所述体接触区212的底面，本步骤中形成的所述第二接触部214位于所述第二沟槽结构204的侧壁与所述第三埋源电极施例中，所述第二接触孔211的引入大幅地降低了沟槽栅功率MOSFET的体二极管的注入效方法形成源极金属层215于所述层间介质层209上，所述源极金属层215连接所述第一接触顺利地淀积到接触孔内半导体的表面，实现铂扩散以降低漂移区内的非平衡载流子数量，孔211与第二沟槽结构204中的第二多晶硅层直接相连，而图1中所示的具有埋源电极的沟施例制作得到的沟槽栅功率MOSFET，其第一沟槽结构203具有栅电极，而其第二沟槽结构制作得到的沟槽栅功率MOSFET的米勒电容仅仅为图1所示结构的1/2。对于高压功率器件，例如但不限于150V电压等级的具有埋源电极的沟槽栅功率MOSFET器件而言，MOS沟道密度降低1/2带来约10％左右的导通电阻的增加。通常功率MOSFET器件的优值由导通电阻与米孔211位于所述第二沟槽结构204的侧壁与所述第三埋源电极2042的外侧壁之间的部分的底面低于其余部分的底面，并使得所述第二接触部214不仅与所述体接触区212直接相接体接触区212的底面，所述第二接触部214位于所述第二沟槽结构204的侧壁与所述第三埋图。该结构中所述第二接触部214与所述体接触区212直接接触但不与所述体区207直接接[0162]本实施例制作得到的沟槽栅功率MOSFET同样能够保证在进行铂金属淀积时铂能[0168]如图5所示，采用化学气相沉积法或其它合适的方法形成第一多晶硅层于所述第[0171]再请参阅图17，采用氧化法例如干氧法形成栅氧化层206于所述栅极沟槽2033的的是，实施例一中所述第二沟槽结构204中同时具有所述第二埋源电极2041与所述第三埋源电极2042，而本实施例中所述第二沟槽结构204中仅具有所述第二埋源电极2041而没有位于所述第二埋源电极2041两侧的所述第三方法形成层间介质层209于所述漂移层202上方，所述层间介质层209覆盖所述第一沟槽结孔210的宽度小于所述第一沟槽结构203的宽度，所述第一接触孔210垂向贯穿所述层间介沟槽结构204的宽度，所述第二接触孔211垂向贯穿所述层间介质层209并往下延伸进所述第二沟槽结构204中及所述第二沟槽结构204两侧的所述体区207中，然后经由所述第二接实施例中通过控制离子注入方向及深度使得所述体接触区212朝向所述第二沟槽结构204[0176]本实施例中，所述第二沟槽结构204中仅具有所述第二埋源电极2041而没有位于所述第二埋源电极2041两侧的所述第三埋源电极2042，所述第二接触部214与所述体接触[0177]本实施例制作得到的沟槽栅功率MOSFET同样能够保证在进行铂金属淀积时铂能沟槽栅功率MOSFET的制作方法中通过控制离子注入方向及深度使得所述体接触区212朝向离子注入方向及深度使得所述体接触区212朝向所述第二沟槽结构204的一端与所述第二沟槽结构204的侧壁间隔预设距离，从而使得所述第二接触部214不仅与所述体接触区212[0182]本实施例中提供一种沟槽栅功率MOSFET，请参阅图14，显示为该沟槽栅功率掺杂有铂；所述第一沟槽结构203与所述第二沟槽结构204位于所述漂移层202中并在水平方向上交替且间隔排布，所述第一沟槽结构203与所述第二沟槽结构204均自所述漂移层202的顶面起始并往下延伸，所述第一沟槽结构203中具有栅电极2032与第一埋源电极中并与所述源接触区208邻接；所述层间介质层209位于所述漂移层202上方并覆盖所述第结构203的宽度，所述第一接触部210垂向贯穿所述层间介质层209并往下延伸进所述第一2042位于第二埋源电极2041两侧，所述第三埋源电极2042的底面高于所述第二埋源电极构204的侧壁接触，所述第二接触部214位于所述第二沟槽结构204的侧壁与所述第三埋源电极2042的外侧壁之间的部分的底面低于所述体接触区212的底面以使所述第二接触部214位于所述第二沟槽结构204的侧壁与所述第三埋源电极2042的外侧壁之间的部分与所[0187]本实施例中提供一种沟槽栅功率MOSFET，请参阅图15，显示为该沟槽栅功率掺杂有铂；所述第一沟槽结构203与所述第二沟槽结构204位于所述漂移层202中并在水平方向上交替且间隔排布，所述第一沟槽结构203与所述第二沟槽结构204均自所述漂移层202的顶面起始并往下延伸，所述第一沟槽结构203中具有栅电极2032与第一埋源电极中并与所述源接触区208邻接；所述层间介质层209位于所述漂移层202上方并覆盖所述第结构203的宽度，所述第一接触部210垂向贯穿所述层间介质层209并往下延伸进所述第一2042位于第二埋源电极2041两侧，所述第三埋源电极2042的底面高于所述第二埋源电极述第二接触部214的所有底面均高于所述体接触区212的底面，使得所述第二接触部214与[0193]本实施例中提供一种沟槽栅功率MOSFET，请参阅图20，显示为该沟槽栅功率掺杂有铂；所述第一沟槽结构203与所述第二沟槽结构204位于所述漂移层202中并在水平方向上交替且间隔排布，所述第一沟槽结构203与所述第二沟槽结构204均自所述漂移层202的顶面起始并往下延伸，所述第一沟槽结构203中具有栅电极2032与第一埋源电极中并与所述源接触区208邻接；所述层间介质层209位于所述漂移层202上方并覆盖所述第结构203的宽度，所述第一接触部210垂向贯穿所述层间介质层209并往下延伸进所述第一第二沟槽结构204中仅具有所述第二埋源电极2041而没有位于所述第二埋源电极2041两侧[0198]本实施例中提供一种沟槽栅功率MOSFET，请参阅图21，显示为该沟槽栅功率掺杂有铂；所述第一沟槽结构203与所述第二沟槽结构204位于所述漂移层202中并在水平方向上交替且间隔排布，所述第一沟槽结构203与所述第二沟槽结构204均自所述漂移层202的顶面