VerilogHDL负责数字电路设计（AI助学版）课件

2.2.1值的种类verilogHDL使用四值逻辑和八种信号强度来对实际的硬件电路建模值的级别硬件电路中的条件0逻辑0，条件为假1逻辑1，条件为真x逻辑值不确定z高阻，浮动状态2.2数据类型强度值来解决数字电路中不同强度的驱动源之间的赋值冲突。逻辑值0和1可以拥有不同的强度值。强度等级类型程度supply驱动最强strong驱动

pull驱动large储存weak驱动medium储存small储存highz高阻最弱如果没有驱动源连接到网线上，则该网线是高阻z。如果逻辑强度不同，输出是逻辑强度强的驱动源的逻辑值。在电路板设计和调试时，我们会遇到电源、地和信号线。有时由于连接错误而出现信号钳位到电源或地的情况，这就是多驱动源的典型示例。输入/输出01xz00xx01x1x1xxxxxz01xz多驱动源的逻辑输入/输出真值表2.2.2wire

线网数据类型用于表示硬件单元之间的互连线，用关键字wire声明，称为wire型。VerilogHDL程序中，模块输入输出信号类型的缺省值为wire型，用连续赋值语句assign进行赋值时，被赋值的变量一定是wire型。声明wire型变量的格式：

wire[n-1:0]变量1,变量2,…,变量i;[n-1:0]代表该变量的位宽，即变量有n位；后面的是变量的名字，即信号标识符。如果一次定义多个变量，变量名之间用逗号隔开。声明语句的结束用分号。例如：wirea;//定义了1个一位的wire型变量awire[7:0]b,c;//定义了2个八位的wire型变量b和c2.2.3reg寄存器数据类型表示存储，保持原有的值，直到被改写。用关键字reg声明，称为reg型。语句always和initial语句进行赋值时，被赋值变量一定是reg型。声明格式：

reg[n-1:0]变量1，变量2，…变量i;[n-1:0]代表该数据的位宽，即该数据有n位；后面跟着的是变量的名字。如果一次定义多个变量，变量名之间用逗号隔开。声明语句的最后要用“;”表示语句结束例如：rega;//定义了一个名为a的1位reg型变量reg[3:0]b;//定义了一个名为b的4位reg型变量reg[4:0]regc,

regd;//定义了两个名为regc和regd的5位reg型变量2.2.4向量

例如：wireabc;//定义了一个名为abc的1位wire型变量regclock;//定义了一个名为clock的1位reg型变量wire[7:0]bus;//定义了一个名为bus的8位wire型变量reg[40:0]addr;//定义了一个名为addr的41位reg型变量

例如：bus[7]//bus变量中的1位变量bus[2:0]//bus变量中的3位变量addr[1:0]//addr变量中的2位变量可变向量域选择是对已定义变量中的若干位用变量选择，便于编程。可变向量域选择有到两种格式：

[<starting_bit>+:width]从起始位开始递增，width为递增的个数

[<starting_bit>-:width]从起始位开始递减，width为递减的个数例如：reg[255:0]data1;reg[0:255]data2;reg[7:0]byte;byte=data1[31-:8];//starting_bit=31，width=8，等价于data1[31:24]byte=data1[24+:8];//starting_bit=24，width=8，等价于data1[31:24]byte=data2[31-:8];//starting_bit=31，w