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文档简介

3.1电路模块不管是包含千万门的CPU电路,还是简单包含一个反相器的74LS04的数字电路,都称为电路模块电路模块是具有一定逻辑功能的电路,可以是电路基本元器件,也可以是基本逻辑单元组合而成的新功能块电路模块一般包含输入信号和输出信号,称为端口电路设计中为什么有模块或子模块的概念?

把整个电路看作是一个电路功能模块,可以作为其他电路的子模块进行调用模块或子模块

把每个逻辑器件单元认为是一个子模块,电路包含14个子模块。每个子模块具有特定的功能。每个D触发器,反向器,或门等都是特定功能的模块。每个子模块都有输入和输出端口不考虑子模块的具体功能要求,把图电路中任意几个逻辑器件的组合为一个子模块。这样,电路包含多个子模块的电路。如果把电路进行如图子模块选择,电路就变成包含三个子模块模块1子模块2子模块3不考虑子模块的具体功能要求,把图电路中任意几个逻辑器件的组合为一个子模块。这样,电路包含多个子模块的电路。如果把电路进行如图子模块选择,电路就变成包含三个子模块不管怎么划分电路完全等效,只是电路中构成子模块的方式不同,看起来不同而已如果不考虑子模块的具体功能约束,把图中的逻辑单元电路进行分割,划分为不同的子模块,有多种子模块分割方法不管怎么划分子模块,每个子模块都有输入和输出,都是一些逻辑器件的电路组合实际电路模块可以更为广义的理解为一个电子系统,如计算机系统;电路模块可能只有输入的电路模块,如显示器、示波器;也可能是只有输出的电路模块,如信号源;或者既没有输入,也没有输出的封闭的电路模块3.2电路模块分层前面给出HDB3解码电路的一种可能的裁剪和组合方式,把电路变成具有3个子模块的电路。在电路设计中,电路划分为多个子模块的方式看似多样,但划分方法需要与人们的思维习惯一致,并非完全随意为之。人们习惯于把电路划分为几个特定含义的逻辑功能子模块。如计数器模块、FIFO模块、RAM模块以及CRC校验模块等。方便于电路的设计、验证和修改子模块的划分与电路系统的规模密切相关。如果设计的电路是一个SOC系统,通常把电路划分为CPU、内存RAM、程序存储ROM、DSP等几大功能块。如果设计的电路是一个DSP,把电路划分为加法器、乘法器、FFT等。如果设计的电路是一个交通灯控制系统,把电路划分为计数器、译码器和数码管等在电路设计中,不要随意划分模块,如在SOC电路设计中,如果把CPU和乘法器、FFT放同级的子模块中,会引起逻辑思维的混乱。SOC电路中的乘法器、FFT模块应该放在DSP子模块

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