VerilogHDL负责数字电路设计（AI助学版）课件

提问：请用assign和always语句，分别设计反相器，并给出仿真代码。12.2AI设计组合逻辑电路（1）用assign语句设计反相器moduleinverter_assign(inputwirein,outputwireout);assignout=~in;endmodule（2）用always语句设计反相器moduleinverter_always(inputwirein,outputregout);always@(*)beginout=~in;endendmodule提问：请用assign和always语句，分别设计反相器，并给出仿真代码。moduletb_inverter;regin;wireout_assign;wireout_always;//实例化assign语句设计的反相器inverter_assignu1(.in(in),.out(out_assign));//实例化always语句设计的反相器inverter_alwaysu2(.in(in),.out(out_always));initialbeginin=0;#10;in=1;#10;$stop;endendmodule（3）仿真代码画出波形提问：请用assign和always语句，分别设计2-4译码器电路，并给出仿真代码。2-4译码器电路的数据流建模用到条件操作符“？:”和等价操作符“==”。（1）用assign语句设计2-4译码器moduledecoder_2to4_assign(input[1:0]sel,//2位选择信号，用于选择4个输出中的一个outputreg[3:0]out//4位输出信号，对应4个译码结果);//根据sel的值，利用条件操作符?:和等价操作符==选择对应的输出

assignout=(sel==2'b00)?4'b0001:(sel==2'b01)?4'b0010:(sel==2'b10)?4'b0100:4'b1000;endmodule（2）用always语句设计2-4译码器moduledecoder_2to4_always(input[1:0]sel,//2位选择信号，用于选择4个输出中的一个outputreg[3:0]out//4位输出信号，对应4个译码结果);always@(*)begin//只要sel信号发生变化，就执行always块内的语句case(sel)2'b00:out=4'b0001;//当sel为00时，选择第一个输出2'b01:out=4'b0010;//当sel为01时，选择第二个输出2'b10:out=4'b0100;//当sel为10时，选择第三个输出2'b11:out=4'b1000;//当sel为11时，选择第四个输出default:out=4'b0000;//处理未定义情况，默认输出为0000endcaseendendmodulemoduletb_decoder_2to4;reg[1:0]sel;//定义选择信号wire[3:0]out_assign;//assign语句设计的译码器输出wire[3:0]out_always;//always语句设计的译码器输出

//实例化assign语句设计的2-4译码器decoder_2to4_assignu1(.sel(sel),.out(out_assign));

//实例化always语句设计的2-4译码器decoder_2to4_alwaysu2(.sel(sel),.out(out_always));（3）仿真代码initialbeginsel=2'b00;//测试sel为00的情况#10;sel=2'b01;//测试sel为01的情况#10;sel=2'b10;//测试sel为10的情况#10;sel=2'b11;//测试sel为