集成电路制造技术与实践 课件 第14章 封装工艺

第14章封装工艺14.1封装工艺概述14.2先进封装工艺本章小结

14.1封装工艺概述

封装主要解决两个核心问题：一是怎样封，既能保护芯片，又能兼顾小型化、散热和低成本等；二是怎样连线，以提高连接密度和传输速度。传统封装概念是从最初的三极管直插时期开始产生的。传统封装示意图如图14-1-1所示。封装过程如下：将晶圆背面研磨减薄并切割为晶粒(Die)后，使晶粒贴合到相应的基板架的对应位置上，再利用导线将晶片的接合焊盘与基板的黄金引脚相连，实现电气连接，最后用树脂外壳加以保护。图14-1-1传统封装示意图

传统封装中，引线框架较大，这导致芯片体积较大，另外引线较长，导致传输信号耗时较长且信号容易失真。围绕这两个问题，封装技术的发展路径大致可分为四个阶段：

第一阶段是传统封装裸片贴装阶段，代表连接方式是引线键合；

第二阶段是倒片封装，代表连接方式是焊球或凸点；

第三阶段是晶圆封装，代表连接方式是重布线层(RDL)技术；

第四阶段是2.5D/3D封装，代表连接方式是硅通孔(TSV)技术。每一阶段封装技术的本质区别是芯片和电路的连接方式不同。

先进封装工艺技术(见图14-1-2)于20世纪90年代出现，该技术采用以点代线的方式实现了电气互连，实现了更高密度的集成，大大减小了对面积的浪费。先进封装有着高效率、高性能、低成本的优势，具体特征表现为：

①封装元件概念演变为封装系统；

②单芯片向多芯片发展；

③平面封装(如平面多芯片组件multi-chipmodule，即MCM)向立体封装(3D)发展；

④倒装连接、TSV连接成为主要键合方式。图14-1-2先进封装示意图

14.2先进封装工艺

14.2.1倒装类封装1.倒装芯片技术倒装芯片(flipchip，FC)是引线键合(wirebonding，WB)技术发展后的更高级的连接技术。WB(如图14-2-1所示)的芯片焊盘限制在芯片四周，而FC则将裸芯片面朝下，将整个芯片面与基板直接连接(如图14-2-2所示)，省掉了互连引线，从而大大缩短了互连长度，减小了RC延迟，有效地提高了电性能。图14-2-1引线键合图14-2-2倒装芯片

2.凸块封装技术

凸块封装(Bumping)是指通过在芯片表面制作金属凸块来提供芯片电气互连的“点”接口。凸块封装工艺图如图14-2-3所示。它是FC技术中的关键环节，也反映了先进封装“以点代线”的发展趋势。凸块封装提供了芯片之间、芯片和基板之间的“点连接”，避免了传统引线键合向四周辐射的金属“线连接”，减小了芯片面积。图14-2-3凸块封装工艺图

凸块封装分为焊料工艺与非焊料工艺两大类，按制作方法分为焊料凸点工艺、金凸点工艺、聚合物凸点工艺。凸点工艺直接影响倒装技术的可行性和性能的可靠性。焊锡球是较常见的凸点材料。对于高密度的互连及细间距的应用，铜柱是一种新的选择。连接时，焊锡球会扩散变形，而铜柱会很好地保持其原始形态，因此铜柱可用于更密集的封装。目前，铜柱技术的发展较为迅速。

3.晶圆级封装

如图14-2-4所示，晶圆级封装分为扇入式WLP(fan-inwafer-levelpackaging，FIWLP)和扇出式WLP(fan-outwafer-levelpackaging，FOWLP)两种类型。它们的区别主要体现在重布线层中，重布线层用于将裸片的接口重新布线到所需的位置。FIWLP中，重布线层向内布线，形成一个非常小的封装，FIWLP适用于低引脚数的集成电路。重布线层工艺还可以用于扩展封装的可用区域，如延伸芯片触点到超出芯片尺寸，就形成了FOWLP。FOWLP的优势在于减小了封装的厚度，增大了扇出(更多的I/O接口)，获得了更优异的电学性质及更好的耐热表现。图14-2-4晶圆级封装的分类

14.2.2立体封装

1.2.5D封装

如图14-2-5所示，2.5D封装是指将逻辑芯片、存储芯片或是其他芯片平铺在具有硅通孔(TSV)的硅中介板上，实现芯片之间、芯片与封装基板之间更紧密的互连。图14-2-52.5D封装示意图

2.3D封装

如图14-2-6所示，与2.5D封装利用导电凸块或TSV将组件堆栈在硅中介板上不同，3D封装利用硅通孔在各个芯片顶上堆叠多个芯片，使多层晶圆通过硅中介板连接在一起。图14-2-63D封装示意图

3.重布线层技术

如图14-2-7所示，重布线层(redistributionlayer，RDL)技术是指将沿芯片外围分布的焊接区转换为在芯片表面上按照平面阵列式分布的凸点焊区，目的是对芯片的铝焊区位置进行重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。做法就是先淀积一层电介质用于隔离，接着使原本的触点裸露，再淀积新的金属层来实现重新布局布线。图14-2-7RDL示意图

4.硅通孔技术

如图14-2-8所示，硅通孔(throughsiliconvia，TSV)技术通过在芯片与芯片之间、

晶圆与晶圆之间制作垂直导通孔，实现芯片之间的互连，使三维方向堆叠的密度最大，外形尺寸最小，并且极大地改善了芯片速度，降低了功耗，是2.5D和3D封装解决方案的关键实现技术。图14-2-8TSV示意图

5.系统级整合技术

系统级整合(systemonwafer，SoW)主要包括集成扇出型(integratedfan-out，InFO)

封装和晶片晶圆基板(chiponwaferonsubstrate，CoWoS)封装技术。这两种技术通过利用整个晶圆，将逻辑裸晶与高宽带内存(highbandwidthmemory，HBM)进行有效整合。这一整合不限于芯片级别，而是旨在通过系统级别的视角，全面提升性能、速度等多方面的表现。目前，全球最先进的封装形式主要涵盖小外形集成电路(smalloutlineintegratedcircuit，SOIC)封装平台、CoWoS封装平台及InFO封装平台。

6.小外形集成电路封装

小外形集成电路(SOIC)封装平台专为3D硅芯片堆叠设计，提供SOIC-P(带凸块)与SOIC-X(无凸块)两种堆叠技术方案。其中，SOIC-P作为微凸块堆叠方案，尤其适用于追求低成本的应用场景。SOIC-X则采用混合键合技术，专为高性能计算与人工智能领域打造。SOIC封装的显著优势在于接点间距可缩至微米级别，从而大幅增加两芯片间的互连接口，将互连密度提升至新高度。

7.晶片晶圆基板封装技术

2011年台积电首次推出了晶片晶圆基板(CoWoS)封装这一创新产品。CoWoS作为一种先进的2.5D与3D封装技术，其核心理念可拆解为CoW(chip-on-wafer)与WoS(wafer-on-substrate)这两个组成部分。CoW即芯片堆叠技术，它实现了芯片间的垂直堆叠；而WoS则是将堆叠后的芯片固定于基板之上的技术。通过这一组合，CoWoS技术成功地将芯片以多层堆叠的方式封装于基板上，形成了紧凑的2.5D与3D结构。这一设计不仅显著减少了芯片占用的空间，还有效降低了功耗与制造成本。

CoWoS封装示意图如图1429所示。图14-2-9CoWoS封装示意图

CoWoS包括CoWoS-S、CoWoS-L和CoWoS-R，这三种技术的中介层材质不同，成本也不同。

CoWoS-S技术采用Si中介层，此技术为2011年首创的CoWoS技术，专为高性能SoC与HBM提供前沿的封装解决方案。

CoWoS-R技术引入RDL来实现布线，其设计更侧重于优化小芯片(Chiplet)间的互连能力。尽管此技术有助于降低成本，但牺牲了I/O密度。

CoWoS-L技术巧妙地结合了Chiplet与“本地硅互连”进行互连，这不仅融合了CoWoS-S与InFO技术的优势，还赋予了产品高度的灵活集成性。

根据产品的具体需求，SOIC芯片能够与CoWoS或InFO技术实现整合。值得一提的是，AMD的MI300A/MI300X即为首个整合SOIC-X与CoWoS技术的实例。此外，台积电与英伟达携手推出的BlackwellAI加速器，采用了CoWoS-L技术，成功地将两个采用5nm工艺的SoC与八个HBM堆叠整合至单一模组之中。

本章小结

当前集成电路已经呈现多条发展路径：一方面沿着摩尔定律进一步微缩，另一方面通过先进封装技术等实现芯片集成度提高和效能提升。封装是集成电路制造不可缺少的一道工序，芯片封装后可以有效保护集成电路免受外界环境的影响，这些影响可能会导致电路失效或性能下降。封装的选择与设计对于确保集成电路的可靠性和性能及使用寿命至关重要。正确的封装工艺技术能够显著延长芯片的使用寿命，提高其在各种环境下的工作可靠性，从而提升产品的整体