CN119415454A 可编程逻辑门阵列装置及其控制方法和存储介质 （西安青松光电技术有限公司）

二路以北、沣镐大道以东视源股份西可编程逻辑门阵列装置及其控制方法和存本申请公开了可编程逻辑门阵列装置及其控制方法和存储介质，可编程逻辑门阵列装置读写状态控制模块用于与存储器件控制模块进2多个读写缓存模块，每个所述读写缓存模块连接相应的数据读取通道或数据写入通至少一个复用仲裁模块，单个所述复用仲裁模块用于与至少读写状态控制模块，所述复用仲裁模块的位宽与所述读写状态控制模块的位宽相同，所述读写状态控制模块用于与至少两个所述复用仲裁模块分别进行数据存储器件控制模块，所述读写状态控制模块的位宽与所述存储器件控对相应的全部所述写缓存模块进行轮询处理，以将各所述写缓存模块发送的将所述缓存区域中存储的数据，通过所述读写状态控制模块和所述存储器件控制模入仲裁模块的全部所述缓存区域中的任意一所述缓所述将所述缓存区域中存储的数据，通过所述读写状态控制模块和所述响应于所述第一缓存区域中的已缓存量不小于所述第一缓存区域的最大缓存量的预对相应的全部所述读缓存模块进行轮询处理，以通过所述读写状态控将所述缓存区域中存储的数据，通过相应的读缓存模块从相应的取仲裁模块的全部所述缓存区域中的任意一所所述将所述缓存区域中存储的数据，通过相应的读缓存模块从相应响应于所述第二缓存区域中的已缓存量不小于所述第二缓存区域的最大缓存量的预36.根据权利要求3或5所述的可编程逻辑门阵列装置，其特征在于，所述预设比例为7.根据权利要求1至5任一项所述的可编程对全部所述复用仲裁模块进行轮询处理，以将各所述复用仲裁模块的8.一种可编程逻辑门阵列装置的控制方法，其特控制模块的位宽相同；所述读写状态控制模块的位宽与所述存储器件控制模块的位宽相控制所述复用仲裁模块与至少两个所述读写缓存模块进行数据控制所述读写状态控制模块与至少两个所述复用仲裁模块分读写状态控制模块用于与所述存储器件控制模块进行数控制所述存储器件控制模块向存储器件写入或从所述存储所述存储器用于存储程序指令，所述处理器用于执行所述程序指令10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有程序指4[0001]本申请涉及数据交互技术领域，可编程逻辑门阵列装置及其控制方法和存储介[0003]现有技术的缺陷在于，在可编程逻辑门阵列装置通过相应的FIFO(FirstInput门阵列装置与存储器件进行数据交互时需要消耗的资源[0004]本申请主要解决的技术问题是如何降低可编程逻辑门阵列装置与存储器件进行[0007]其中，读取仲裁模块为所连接的读写缓存模块均为读缓存模[0008]其中，第一缓存区域为目标写入仲裁模块的全部缓存区域中包括：响应于第一缓存区域中的已缓存量不小于第一缓存区域的最大缓存量的预设比例，5[0009]其中，第二缓存区域为目标读取仲裁模块的全部缓存区域中个复用仲裁模块可对至少两个位宽小于复用仲裁模块的位宽的数据读取/写入通道进行数取/写入通道的数量，也使得读写缓存模块的位宽能够小于存储器件或读写状态控制模块块进行存储器件的数据读取，能够减少可编程逻辑门阵列装置与存储器件进行数据交互6[0026]存储器件15具体可以是DDR3SDRAM(SynchronousDynamicRandomAccess模块，每一个读写缓存模块11所连接的数据传输通道可以是数据读取通道或数据写入通7得单个复用仲裁模块12能够同时连接至少两个读[0033]其中，复用仲裁模块12具体可用于对其所连接的全部读写依次询问其所连接的每一个读写缓存模块11是否接收到相应的读取数据请求或写入数据请求，并在接收到相应请求时通过相应的读写缓存模块11和数据读取通道或数据写入通[0035]读写缓存模块11的第一位宽可以是32bit时，复用仲裁模块12的第二位宽可以是[0037]其中，读写状态控制模块13的每一个输入/输出端的位宽均分别与存储器件15相[0041]X＝{【[(读写缓存模块11的带宽*全部读写缓存模块11的数量)/单片DDR3SDRAM的带宽]*单片DDR3SDRAM的位宽x8】/读写缓存模块11的位宽}*全部读写缓存模块11的数[0042]X为传统方案中的未设置有复用仲裁模块12的可编程逻辑门阵列装置，在进行上[0044]Y＝{【[(读写缓存模块11的带宽*全部读写缓存模块11的数量)/单片DDR3SDRAM量/单个复用仲裁模块12所连接的读写缓存模块11的数量)+读写缓存模块11的位宽*全部8[0045]Y为本申请方案提出的设置有复用仲裁模块12的可编程逻辑门阵列装置，在进行数据读取的读写缓存模块11，存储器件15的位宽为512bit，读写缓存模块11的位宽为[0047]单个复用仲裁模块12所连接的读写缓存模块11的数量为2时，本申请方案中的可编程逻辑门阵列装置所消耗资源块的数量为120，相较于传统方案中的可编程逻辑门阵列[0048]单个复用仲裁模块12所连接的读写缓存模块11的数量为3时，本申请方案中的可[0049]单个复用仲裁模块12所连接的读写缓存模块11的数量为4时，本申请方案中的可[0050]单个复用仲裁模块12所连接的读写缓存模块11的数量为5时，本申请方案中的可[0051]单个复用仲裁模块12所连接的读写缓存模块11的数量为6时，本申请方案中的可[0052]单个复用仲裁模块12所连接的读写缓存模块11的数量为7时，本申请方案中的可少两个位宽小于复用仲裁模块的位宽的数据读取/写入通道进行数据交互，使得直接连接在读写状态控制模块上的用于数据交互的模块数量少于全部数据读取/写入通道的数量，入仲裁模块为所连接的读写缓存模块11均为写缓存模块的复用仲裁模9[0060]写入仲裁模块A的缓存总区域可划分有分别与所连接的各个读写缓存模块11对应存模块11接收到的数据分别写入其对应的入存储器件15中，通过上述使得不同寄存空间对应写入仲裁模块A所连接的不同的读写缓[0063]可选地，第一缓存区域为目标写入仲裁模块的全部缓存区域中的任意一缓存区[0065]响应于第一缓存区域中的已缓存量不小于第一缓存区域的最大缓存量的预设比[0075]读取仲裁模块B的缓存总区域可划分有分别与所连接的各个读写缓存模块11对应存模块11所要从存储器件15读取的数据分别写入其对应的相应的读写缓存模块11输出，通过上述使得不同寄存空间对应读取仲裁模块B所连接的不[0079]将缓存区域中存储的数据，通过相应的读缓存模块从相[0080]响应于第二缓存区域中的已缓存量不小于第二缓存区域的最大缓存量的预设比[0085]前文实施例所提及的预设比例可为50也即，在缓存区域中的数据达到缓存区控制模块13的位宽与存储器件控制模块1[0096]步骤S22：控制读写状态控制模块13与至少两个复用仲裁模块12分别进行数据交少两个位宽小于复用仲裁模块的位宽的数据读取/写入通道进行数据交互，使得直接连接在读写状态控制模块上的用于数据交互的模块数量少于全部数据读取/写入通道的数量，31用于执行程序指令以实现上述实施例中少两个位宽小于复用仲裁模块的位宽的数据读取/写入通道进行数据交互，使得直接连接在读写状态控制模块上的用于数据交互的模块数量少于全部数据读取/写入通道的数量，少两个位宽小于复用仲裁模块的位宽的数据读取/写入通道进行数据交互，使得直接连接在读写状态控制模块上的用于数据交互的模块数量少于全部数据读取/写入通道的数量，员