CN119446011A 驱动电路、驱动方法和显示装置 （京东方科技集团股份有限公司）

第一输出节点控制电路控制第一输出节点的电位；第二输出节点控制电路根据第一节点的电输出节点的电位和第二输出节点的电位的控制2所述反相电路分别与第一输出节点和第一节点电所述第一输出节点控制电路与所述第一输出节点电连接所述第二输出节点控制电路分别与所述第一节点和第二所述输出电路分别与所述第一输出节点、所述第二输出节所述第一晶体管的栅极与所述第一输出节点电连接，所所述第二晶体管的栅极与所述第一输出节点电连接，所所述第三晶体管的栅极与所述第二节点电连接，所述第三所述存储电容的第一端与第一时钟信号端电连接，所述所述第一晶体管的栅极与所述第一输出节点电连接，所所述第二晶体管的栅极与所述第一输出节点电连接，所所述第三晶体管的栅极与所述第二节点电连接，所述第三所述第四晶体管的栅极和所述第四晶体管的第一所述通断控制电路分别与第一输出节点、第一时钟信号端和所述第二储能电路的第一3所述第二储能电路的第二端与所述第一输出节点电连接，所述第五晶体管的栅极与所述第一输出节点电连接，所8.如权利要求1至7中任一权利要求所述的驱动电9.如权利要求1至7中任一权利要求所述的驱动电号端提供的第一时钟信号的控制下，控制所述第三节点与所述第一电压端之间连通或断所述第一节点控制电路分别与第一节点、第四电压端和第所述输出电路用于在所述第一输出节点的电位的控制下所述第六晶体管的栅极与所述第一时钟信号端电连接，所述第七晶体管的栅极与所述第一节点电连接，所述第4所述第八晶体管的栅极与所述第二时钟信号端电连接，所述第六晶体管的栅极与所述第一时钟信号端电连接，所述第七晶体管的栅极与所述第一节点电连接，所述第所述第八晶体管的栅极与所述第二时钟信号端电连接，所述第九晶体管的栅极与所述第三电压端电连接，所述第九晶所述第十晶体管的栅极与所述第一节点电连接，所述第十一晶体管的栅极与所述第一时钟信号端电连所述第十二晶体管的栅极与所述第一时钟信号端电连所述第十三晶体管的栅极与所述第一输出节点电连接，所述第所述第十四晶体管的栅极与所述第一输出节点电连接，所述第所述第十五晶体管的栅极与所述第二输出节点电连接，所述第所述第三储能电路的第一端与所述第二输出节点电连接，20.一种驱动方法，应用于如权利要求1至195输出电路分别在所述第一输出节点的电位和所述第二输出节点的电6集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电[0003]本发明的主要目的在于提供一种新的驱动电路的结构，以能够进行驱动信号输[0008]所述输出电路分别与所述第一输出节点、所述第二输出节点和驱动输出端电连[0010]所述第一储能电路分别与所述第一输出节点和驱动输出端电连接，用于储存电7节点与所述第一电压端之间连通或断开，在所述第三电压端提供的第三电压信号的控制89[0059]输出电路分别在所述第一输出节点的电位和所述第二输出节点[0076]图15A是本发明图13所示的驱动电路的至少一实施例在第一时间段的工作状态示[0077]图15B是本发明图13所示的驱动电路的至少一实施例在第二时间段的工作状态示[0078]图15C是本发明图13所示的驱动电路的至少一实施例在第三时间段的工作状态示[0079]图15D是本发明图13所示的驱动电路的至少一实施例在第四时间段的工作状态示[0080]图15E是本发明图13所示的驱动电路的至少一实施例在第五时间段的工作状态示[0081]图15F是本发明图13所示的驱动电路的至少一实施例在第六时间段的工作状态示[0088]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性[0093]所述第二输出节点控制电路14分别与所述第一节点N2和第二输出[0097]所述第一储能电路分别与所述第一输出节点和驱动输出端电连接，用于储存电[0101]本发明图2所示的驱动电路的至少一实施例在工作时，当驱动输出端O1提供的驱[0119]所述通断控制电路32分别与第一输出节点N1、第一时钟信号端CKB和所述第二储[0121]本发明图3所示的驱动电路的至少一实施例在工作时，通过第二储能电路31和通一电压端V1电连接，用于在所述第一时钟信号端CKB提供的第一时钟信号和所述第一节点一电压端V1电连接，用于在所述第一时钟信号端CKB提供的第一时钟信号和所述第一节点连通或断开，在所述第一节点的电位和所述第一时钟信号端提供的第一时钟信号的控制点N2的电位和所述第一时钟信号端CKB提供的第一时钟信号的控制下，控制所述第三节点[0131]在图6所示的驱动电路的至少一实施例中，所述第一输出节点控制电路12直接与第三节点N3电连接，用于在所述第一时钟信号端CKB提供的第一时钟信号和所述第一节点二时钟信号端CK提供的第二时钟信号的控制下，控制所述第三节点N3与所述输入端STV之[0132]在图6所示的驱动电路的至少一实施例中，所述第一输出节点可以通过一个常开[0135]所述第一节点控制电路分别与第一节点、第四电压端和第一时[0139]所述第一节点控制电路13分别与第一节点N2、第四电压端V4和第一时钟信号端[0141]所述第一节点控制电路13分别与第一节点N2、第四电压端V4和第一时钟信号端[0143]所述第一节点控制电路13分别与第一节点N2、第四电压端V4和第一时钟信号端[0144]在本发明至少一实施例中，所述第二输出节点控制电路还分别与第一输出节点、[0172]所述第二输出节点控制电路14还分别与第一输出节点N1、第一时钟信号端CKB和[0175]所述第三储能电路101的第一端与所述第二输出节点N4电连接，所述第三储能电[0177]所述第二输出节点控制电路14还分别与第一输出节点N1、第一时钟信号端CKB和[0180]所述第三储能电路101的第一端与所述第二输出节点N4电连接，所述第三储能电[0182]所述第二输出节点控制电路14还分别与第一输出节点N1、第一时钟信号端CKB和[0185]所述第三储能电路101的第一端与所述第二输出节点N4电连接，所述第三储能电[0191]所述存储电容C0的第一端与第一时钟信号端CKB电连接，所述存储电容C0的第二[0193]所述第六晶体管T6的栅极与所述第一时钟信号端CKB电连接，所述第六晶体管T6所述第六晶体管T6的漏极电连接，所述第七晶体管T7的漏极与所述第一输出节点N1电连[0201]所述第十三晶体管T13的栅极与所述第一输出节点N1电连接，所述第十三晶体管T13的源极与所述高电压端VGH电连接，所述第十三晶体管T13的漏极与所述第二输出节点[0203]所述第十四晶体管T14的栅极与所述第一输出节点N1电连接，所述第十四晶体管T14的源极与所述驱动输出端O1电连接，所述第十四晶体管T14的漏极与低电压端VGL电连[0204]所述第十五晶体管T15的栅极与所述第二输出节点N4电连接，所述第十五晶体管T15的源极与高电压端VGH电连接，所述第十五晶体管T15的漏极与所述驱动输出端O1电连[0228]本发明图16所示的驱动电路的至少一实施例与本发明图13所示的驱动电路的至[0231]所述第四晶体管T4的栅极和所述第四晶体管T4的源极都与低电压端VGL电连接，[0244]在本发明至少一实施例中，所述控制端提供的控制信号可以与STV提供的输入信[0246]本发明图18所示的驱动电路的至少一实施例与本发明图13所示的驱动电路的至极与所述第一时钟信号端CKB电连接，所述第五晶体管T5的漏极与所述第二电容C2的第一[0250]所述第九晶体管T9的栅极与所述低电压端VGL电连接，所述第九晶体管T9的源极[0255]本发明图18所示的驱动电路的至少一实施例增设了T5和C2；在每次CKB提供的第[0263]图20所示的驱动电路的至少一实施例与图18所示的驱动电路的至少一实施例的[0269]输出电路分别在所述第一输出节点的电位和所述第二输出节点