CN119473698A 存储系统、用于编码的装置和控制存储系统的方法 （三星电子株式会社）

2其中，所述多个帧中的每个帧包括基于所述内部码生成的相同数量的局部奇偶校验其中，所述多个帧中的每个帧包括基于所述外部码生成的相同数量的全局奇偶校验其中，所述至少一个处理器进一步被配置为进行以下操作个符号集合当中的每个符号集合对应于所述多个内部码字当中的其中，所述第一符号集合被用来生成所述全局奇偶校验位当3其中，所述至少一个第一全局奇偶校验位被用来将所述极化控制所述存储器接口将所述H_GCC码字传输其中，所述多个帧中的每个帧包括基于所述极化码生成的相同数量的局部奇偶校验其中，所述至少一个处理器进一步被配置为进行以下操作号集合当中的每个符号集合对应于所述多个极化码将所述第一RS码和所述第二RS码应用于组合的多个符号集合，以生成全局奇偶校验其中，所述第一符号集合被用来生成所述全局奇偶校验位当其中，所述至少一个第一全局奇偶校验位被用来将所述极化4其中，所述多个帧中的每个帧包括基于所述内部码生成的相同数量的局部奇偶校验其中，所述多个帧中的每个帧包括基于所述外部码生成的相同数量的全局奇偶校验将所述局部奇偶校验位放入所述多个内部码字中，并且其中，对所个符号集合当中的每个符号集合对应于所述多个内部码字当中的5[0002]通常，例如可以在闪存装置中使用的NAND芯片可以具有包括字线(WL)的块的结善读取速度和解码时间同时还实现与更长的码率相67[0042]ECC码可以为更大的码长提供更高的增益，因此为了允许以高吞吐量和低复杂度(H_GCC)的分级ECC码。在实施例中，H括使用第一层级作为组成码并且针对每个RAU插入附加的PG个全局奇偶校验位[0045]下面讨论的实施例可以涉及H_GCC码结构的各种构造以及使用H_GCC编码算法执[0049]主处理器1100可以包括至少一个中央处理器(CPU)核1110，并且还包括控制器可以分别包括易失性存储器，例如静态随机存取存储器(SRAM)和/或动态随机存取存储器取存储器(PRAM)和/或电阻式随机存取存储器(RRAM)等。存储器1200a和1200b可以在与主以分别包括存储器控制器(STRGCTRL)1310a和1310b以及非易失性存储器(NVM)1320a和1320b可以包括具有二维(2D)或三维(3D)结构的V_NAND闪存，但是实施例并不限于此并且[0052]存储装置1300a和1300b可以与主处理器1100物理上分离并且8[0056]通信装置1440可以根据各种通信协议在系统1000外部的其他装置之间发送和接[0058]供电装置1470可以适当地转换从嵌入在系统1000中的电池和/或外部电源供应的和存储装置200均可以根据采用的标准协议来生成包(packet)[0063]当存储装置200的NVM220包括闪存时，所述闪存可以包括2DNAND存储阵列或3D(或垂直)NAND(VNAND)存储阵列。作为另一示例，存储装置200可以包括各种其他种类的[0064]根据一实施例，主机控制器110和主机存储器120可以实现为单独的半导体芯9可以包括对命令的响应或从NVM220读取的数据等。存储器接口212可以将要被写入NVM诸如切换(Toggle)或开放NAND闪存接口(ON[0068]FTL214可以执行各种功能，例如地址映射操作、磨损均衡操作以及垃圾收集操据的物理地址的操作。磨损均衡操作可以是通过允许均匀地使用NVM220的块来防止特定[0069]包管理器215可以根据同意主机100的接口的协议生成包，或者从从主机100接收[0070]ECC引擎217可以对从NVM220读取的读取数据执行错误检测和校正操作。更具体可以通过使用读取数据以及从NVM220读取的奇偶校验位来校正读取数据中的错误，并输[0071]AES引擎218可以通过使用对称密钥算法对输入到存储器控制器210的数据执行加到存储单元阵列221的存储单元的写入数据WData[0:63]的奇偶校验位ECCP[0:7]。奇偶校验位ECCP[0：7]可以被存储在ECC单元阵列223中。根据实施例，响应于ECC控制信号ECC_[0073]响应于ECC控制信号ECC_CON，ECC解码电路520可以通过使用从存储单元阵列221的存储单元读取的读取数据RData[0:63]和从ECC单元阵列223读取的奇偶校验位ECCP[0:取的读取数据RData[0:63]和从ECC单元阵列223读取的奇偶校验位ECCP[0:7]来校正错误个可以通过与其相对应的路径(way)连接至多个通道CH1至CHm中的一个。例如，NVM装置[0078]存储器控制器16可以通过多个通道CH1至CHm向存储装置17发送信号和从存储装至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm，或者从存储装置17接收数据DATAa至[0079]存储器控制器16可以从通过使用通道CH1至CHm中的相应的一个从连接到通道CH1至CHm中的每一个的NVM装置NVM11至NVMmn中选择一个，并且向所选择的NVM装置发送信号置NVM11至NVM1n中选择NVM装置NVM11。存储器控制器16可以通过第一通道CH1发送命令[0080]存储器控制器16可以通过彼此不同的通道并行地向存储装置17发送信号和从存在通过第一通道CH1从存储装置17接收数据DATAa的同时，通过第二通道CH2从存储装置17送到通道CH1至CHm，并控制连接到通道CH1至CHm的NVM装置NVM11至NVMmn中的每一个。例NVM装置NVM11可以基于提供给第一通道CH1的命令CMDa、地址ADDRa和数据DATAa来对数据[0083]尽管图3示出了存储装置17通过m个通道与存储器控制器16进行通信并且包括与每个通道相对应的n个NVM装置的示例，但是可以改变通道的数量和连接到一个通道的NVM[0085]控制逻辑电路320可以控制存储装置300的所有各种操作。控制逻辑电路320可以存储块BLK1至BLKz中的每一个可以包括多个存储单元。存储单元阵列330可以通过位线BL连接到页面缓冲器340，并且通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器[0088]页面缓冲器340可以包括多个页面缓冲器PB1至PBn(其中，n是大于或等于3的整数)，其可以通过多条位线BL分别连接到存储单元。页面缓冲器340可以响应于列地址Y_[0089]电压产生器350可以基于电压控制信号CTRL_vol产生用于编程、读取和擦除操作[0090]行解码器360可以选择多个字线WL中的一个，并通过响应于行地址X_ADDR选择多[0091]图5为根据实施例的UFS系统2000的图。UFS系统2000可以是符合电子工程设计发器1100为应用处理器时，UFS主机2100可以实现为应用处理器的一部分。UFS主机控制器2110和主机存储器2140可以分别对应于图1的主处理器1100的和控制器1120以及存储器2210和NVM2220可以分别对应于图1的存储器控制器1310a和1310b以及NVM1320a和储接口2230连接到NVM2220。存储接口2230可以设置为符合诸如Toggle或ONFI的标准协[0094]应用程序2120可以指想要与UFS装置2200进行通信以使用UFS装置2200的功能的[0095]UFS驱动器2130可以通过UFS_主机控制器接口(UFS_HCI)来管理UFS主机控制器2110。UFS驱动器2130可以将由应用程序2120生成的IOR转换为由UFS标准定义的UFS命令，[0096]UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130转换[0097]在UFS主机2100一侧上的UIC层2150可以包括移动产业处理器接口(MIPI)M_PHY[0098]UFS接口2300可以包括配置为发送参考时钟信号REF_CLK的线、配置为发送UFS装置2200的硬件重置信号RESET_n的线、配置为发送一对差分输入信号DIN_t和DIN_c的一对线以及配置为发送一对差分输出信号DOUT_t和[0099]从UFS主机2100提供给UFS装置2200的参考时钟信号REF_CLK的频率可以是的频率。UFS装置2200可以通过使用锁相环(PLL)从由UFS主机2100提供的参考时钟信号REF_CLK生成具有各种频率的时钟信号。并且，UFS主机2100可以通过使用参考时钟信号收通道从UFS主机2100接收数据的同时，UFS装置2200可以通过发送通道向UFS主机2100发储在UFS装置2200的NVM2220中或从NVM2220中读取的用户数据可以通过同一通道发送。制器2210可以通过使用逻辑单元(LU)2211来管理NVM2220，该LU2211是逻辑数据存储单可以向UFS装置2200发送数据存储命令。当从UFS装置2200接收到指示UFS主机2100准备好入数据的奇偶校验位，并且所生成的奇偶校验位可以与写入数据一起存储在NVM2220中。在从NVM2220读取数据期间，ECC引擎可以通过使用读取数据以及从NVM2220读取的奇偶[0106]另外，UFS装置控制器2210可以将临时存储在装置存储器2240中的用户数据发送密钥算法对发送到UFS装置控制器2210的数据执行加密操[0107]UFS主机2100可以将要发送到UFS装置2200的命令顺序存储在可以用作公共队列2200处理的通知之前，UFS主机2100也可以将在CQ中待命的下一命令发送到UFS装置2200。[0108]多个存储元件2221中的每一个可以包括存储单元阵列和配置为控制存储单元阵元阵列可以包括多个存储单元。尽管每个存储单元都是设置为存储1位信息的单层单元(SLC)，但是每个存储单元可以是设置为存储2位或更多位信息的单元，例如多层单元VCCQ2可以是用于主要向诸如MIPIM_PHY2251之类的I/O接口供应低于电压VCC并且高于于图3的多个通道CH1至CHm中的一个与存储器控制器400通信。存储器控制器400可以对应[0112]存储器接口电路310可以通过第一引脚P11从存储器控制器400接收芯片使能信号nCE。存储器接口电路310可以响应于芯片使能信号nCE而通过第二至第八引脚P12至P18向器控制器400发送信号并从存储器控制器40[0113]存储器接口电路310可以通过第二至第四引脚P12至P14从存储器控制器400接收DQ的多个引脚。[0114]存储器接口电路310可以基于写入使能信号nWE的切换时间点从在命令锁存使能路310可以基于写入使能信号nWE的切换时间点从在地址锁存使能信号ALE的使能区间(例[0116]存储器接口电路310可以通过第五引脚P15从存储器控制器400接收读取使能信号或者可以将数据选通信号DQS发送到存储[0117]在存储装置300的数据(DATA)输出操作中，存储器接口电路310可以在输出数据DATA之前接收通过第五引脚P15切换的读取使能信号nRE。存储器接口电路310可以生成数于读取使能信号nRE的切换开始时间来生成数据选通信号DQS，其在预定延迟(例如，tDQSRE)之后开始切换。存储器接口电路310可以基于数据选通信号DQS的切换时间点来发存储器接口电路310可以基于数据选通信号DQS的切换时间点从数据信号DQ获得数据DATA。[0119]存储器接口电路310可以通过第八引脚P18将就绪/忙碌输出信号nR/B发送到存储执行操作时)，存储器接口电路310可以将指示忙碌状态的就绪/忙碌输出信号nR/B发送到操作时)，存储器接口电路310可以将指示就绪状态的就绪/忙碌输出信号nR/B发送到存储器控制器400。例如，当存储装置300响应于页面读取命令而从存储单元阵列330读取数据单元阵列330时，存储器接口电路310可以将指示忙碌状态的就绪/忙碌输出信号nR/B发送[0120]控制逻辑电路320可以控制存储装置300的所有操作。控制逻辑电路320可以接收从存储器接口电路310获得的命令/地址CMD/ADDR。控制逻辑电路320可以响应于所接收到[0121]存储单元阵列330可以经由控制逻辑电路320的控制来存储从存储器接口电路310至第八引脚P21至P28可以分别对应于存储装置300的第一至第八引脚P[0124]控制器接口电路410可以通过第一引脚P21将芯片使能信号nCE发送到存储装置300。控制器接口电路410可以通过第二至第八引脚P22至P28向存储装置300发送信号并从[0125]控制器接口电路410可以通过第二至第四引脚P22至P24将命令锁存使能信号CLE、过第七引脚P27向存储装置300发送数据信号DQ或从存储装置300接收数据[0126]控制器接口电路410可以将包括命令CMD或地址ADDR的数据信号DQ以及切换的写入使能信号nWE一起发送到存储装置300。控制器接口电路410可以通过发送具有使能状态口电路410可以通过发送具有使能状态的地址锁存使能信号ALE来向存储装置300发送包括[0127]控制器接口电路410可以通过第五引脚P25将读取使能信号nRE发送到存储装置300。控制器接口电路410可以通过第六引脚P26从存储装置300接收数据选通信号DQS或向器接口电路410可以从存储装置300接收包括数据DATA的数据信号DQ以及切换的数据选通信号DQS。控制器接口电路410可以基于数据选通信号DQS的切换时间点从数据信号DQ获得选通信号DQS的切换时间点将包括数据DATA的数据信号DQ发送到存储装置[0130]控制器接口电路410可以通过第八引脚P28从存储装置300接收就绪/忙碌输出信号nR/B。控制器接口电路410可以基于就绪/忙碌输出信号nR/B来确定存储装置300的状态装置的存储模块被实现为3DV_NAND闪存时，存储模块中包括的多个存储块中的每一个可括在存储块BLKi中的多个存储NAND串可以在垂直于基板的方向[0136]如以上讨论的，本公开的实施例可以涉及可以被称为H_GCC码并且具有适于在闪存中应用ECC的码维度(codedimension)和码长约束的[0137]H_GCC码结构可以包括l2个均具有K个信息位和码长N的组成码。如果使用系统编个总奇偶校验位可以被划分为可以用于保护组成码的局部奇偶校验位PL以及可以在组成[0138]组成码可以是具有内部结构和可以用于生成变换空间的对应变换的GCC码。对于码的各种实施例以及对应的奇偶校验矩阵和编码器算法。例如，根据下面讨论的实施例，GCC顺序编码器可以被用作局部奇偶校验位的基本编码器，并且全局奇偶校验位可以被视储五个BPC的闪存器件可以被称为五级单元(PLC)。例如，存储块900可以是TLCNAND存储[0141]为了允许快速NAND存取，可以将NAND存储器件的每条WL划分为随机存取单元[0143]为了提供较长的ECC码，一些ECC方案可以将M非等分地划分为长度N1,N2..NM/N的况下可行的GCC码的分级码的H_GCC编码方以根据下面的式1和式2来定义NxM矩阵A与矩阵[0148]NxN单位矩阵可以被表示为IN。另外，uφ可以表示来自大小n的向量u的索引t可以表示对应于级t的BCH变换。[0157]码字CEQ,也可以是码字CEQ,(i1<ja),但具有一些线性约束其中且使得码的有效维度从减少至k,。间的码字i(s'e{0,1yko-kw-1)的边信息的线性运算T，并且可以根据下面的式5和式6来[0161]根据实施例，极坐标码字c∈{0,1}n可以根据下面的式7和式8使用可逆极化变换[0165]冻结位的并查集可以被表示为tz),并且冻结集合可以被表示为对应的嵌套极化码可以被表示为ko-w,p-"):vj<r,[0198]静态冻结位可以被定位在索引pc[n],并且动态冻结位可以被定位在索引在约束j<i,vjeJi下，动态冻结位ui(i∈δ)可以满足下面的式25：[0204]极化子码可以用冻结集和对应的维度来表示。极化子码嵌套码族可以被表示为ps(n,ko-m,a:""),并且可以和冻结集[0215]I'I=M·m(式32)[0219]对于vte[M]和viE[L],sie=pr-ci(式34)于k1t[0228]fi-fi-1=mvie[M](式37)[0239]图12A至图12C涉及GCC码(例如以上讨论的GCC码)的编码处理的示例。根据实施图2B讨论的ECC编码电路510或任何[0240]图12A示出以伪代码呈现为算法1的可以用于执行GCC编码的顺序编码算法的示码器可以根据下面的式43对GCC码字执行对应于[0242]GCC编码器算法可以包括陪集系统极化码编码器和RS系统编码器的交叉激活。在[0244]根据式44的陪集极化码编码器可以在位置φ处接收信息位i和冻结值uφ,并且可[0248]图12B示出可以对应于以上讨论的GCC编码器算法的示例编码顺序。如图12B中所示，信息位的码数量为并且开销位的码数量为L·n-可以通过下面的变换空间符号使用极化陪集编码器来确定i＝[3,4,5]时极化码字的GCC奇偶校验位。在操使用RS编码器确定t＝2时RS码字的R的t＝[1,2]的变换空间符号使用极化陪集编码器来确定i＝[6]时极化码字的GCC奇偶校验可以使用RS编码器确定t＝3时RS码字中生成的t＝[1,2]的变换空间符号使用极化陪集编码器来确定i＝[7]时极化码字的GCC奇偶校验位。在操作1224B中，可以使用变换来确定i＝[7]时极化码字的变换空间。在操作1224C中生成的t＝[1,2]的变换空间符号使用极化陪集编码器来确定i＝[8]时极化码字的码的极化码字具有相同的度。基于确定接下来的极化码理1200可以包括确定是否已到达最后的RS码字。基于确定已到达最后的RS码字(在操作与维度和Ft＝L1_Kt的RS码Ct∈RS)的级联。[0267]为了构造可以称为外部变换空间的第二变换空间，首先，可以定义数字Dt,t∈[0269]sua=Hrrxq·ctte[M],qE[D:](式49)[0275]可以在外部变换空间符号(t,q)(t∈[1,M1],q∈[1,Dt])与j个RS码j∈M2且[0281]可以通过定义M2个RS码Wj∈RS(L2,Qj)来执行RS码级联，其中，j∈[1,M2]和[0288]通过使用式33的变换并且将属于wp的极化组成码定义为wp，可[0292]S_RS码字Wt可以包括RS码字C"(te[M],pep[L2]),其中RS码字C?可以[0297]以上讨论的层级码可以是具有奇偶校验矩阵的线性码。例如，H_GCC码字可以是[0298]图17A至图21可以用于示出诸如以上讨论的编码处理之类的H_GCC码的编码处理收针对L2个RAU中的每个RAU的K个信息位，并且可以生成L2个均具有可以使得每个RAU能够分别解码的局部奇偶校验PL和可以用于联合地解码L2个RAU的附加全局奇偶校验位PG的码GCC编码处理可以涉及以关于图14讨论的H_GCC并且L2个GCC编码器中的每一个可以对应于以上关于图12A至图12C讨论pp面关于图18A和图18B讨论转移矩阵T[0310]变换空间可以包括可以如下面的式66中所示地表示的M2个RS码Wj∈RS(L2,Qj)(j[0320]图17A是根据实施例的用于根据第一示例H_GCC编码处理对信息位进行编码以生[0321]基本编码器1713可以是可以接收输入向量i并输出码字c的系统编码器。编码器1700A还可以包括可以用于找到基本编码器1713的输入与乘积向量d之间的转换的约束变换模块1711。编码器1700A还可以包括可以应用可以将乘积向量d变换为平衡位b的转移矩一个。根据H_GCC编码方案，可以施加下面的式73的形式的Lc个仿射约束的集合，其中线性约束变换，以便输出可以具有长度L的初步约束向量d*。在实施例中，约束变换模块[0326]为了实施约束，输入向量i可以被扩展以包括可以为表示为b.的平衡位的另外Lce[0328]图17B是根据实施例的使用编码器1700A生成输出码字的处理1700B的流程图。参1700B可以包括使用基本编码器1713对更新后的输入向量i进行编码，以获得初步码字cb。量dj,然后约束向量dj被组装到转移矩阵Tc中。[0330]例如，在操作1821中，处理1800可以包括设置等于基向量ej的平衡位b。在操作现这一点，转移矩阵Tc可能是完全排序的(fullyranked)。如果转移矩阵Tc不是完全排序[0340]码字可以具有局部维度ki和基本局部开销n_ki。可以添加附加全局开销位",[0343]对于被表示为的S_RS码，附加开销可[0353]次序改变也可以通过改变S_RS行的次序来实现，j=W(P),使得对应用式[0354]图19A示出根据实施例的针对与第二示例H_GCC编码处理对应的H_GCC码字的开销[0356]图19B示出了根据实施例的为了在顺序H_GCC编码器中使用S_RS码字可以对S_RS[0357]图20A至20C涉及以上讨论的第二示例H_GCC编码处理。根据实施例，第二示例H_GCC编码处理可以使用可以在上述任何元件(例如关于图2A讨论的存储装置200、以上关于图2B讨论的ECC编码电路510或任何其他元件)中包括的顺序[0358]图20A示出以伪代码呈现为算法2的可以用于执行H_GCC编码的顺序编码算法的示[0359]图20B示出可以对应于以上讨论的顺序H_GCC编码器算法的示例编码顺序。如图2＝以前进至操作2036，操作2036可以包括确定接下来的极化码字是否具有与操作2031中编码的极化码字相同的度。基于确定接下来的极化码字确实具有相同的度(在操作2036中，[0368]在操作2037中，处理2000C可以包括对接下来的S_RS码字进行编码。在操作203821的一个或更多个处理块可以由以上讨论的编帧中的每个帧可以包括基于外部码生成的相同[0378]在实施例中，多个帧中的每个帧可以被存储在存储装置中包括的随机存取单元[0383]在实施例中，第一符号集合可以在第一RS码和第二RS码被应用之前被改变次[0385]相应地，实施例可以涉及可以被表示为GCC组成码与RS码的级联的H_GCC分级码和变换j∈2pp[0386]H_GCC码的等同构造可以与S_RS码字的集合we[0388]实施例还可以与可以针对GCC码W中的每一个使用GCC顺序编码器来生成PL个局部奇偶[0389]实施例还可以涉及包括极化码陪集编码器和S_RS编码器的交叉激活的系统顺序和存储服务器3200至3200m的数量。应用服务器3100至3100n的数量和存储服务器3200至[0392]应用服务器3100或存储服务器3200可以包括处理器3110和3210以及存储器3120[0393]应用程序服务器3100至3100n可以通过网络3300与存储服务器3200至3200m通述可以应用于另一应用服务器3100n，并且存储服务器3200的描述可以应用于另一存储服[0396]应用服务器3100可以通过网络3300将用户或客户端请求存储的数据存储在存储[0397]应用服务器3100可以通过网络3300访问包括在另一应用服务器3100n中的存储器对存储在应用服务器3100至3100n和/或存储服务器3200至3200m中的数据执行各种操作。例如，应用服务器3100可以执行用于在应用服务器3100至3100n和/或存储服务器3200至的存储装置3250至3250m通过存储服务器3200至3200m的存储器3220至3220m或直接移动到[0399]存储服务器3200可以进一步包括开关3230和网络互连(NIC)3240。开关3230可以经由处理器3210的控制来选择性地将处理器3210连接到存储装置3250，或者选择性地将存储装置3150至3150n和3250至3250m或存储器3120至3120n和3220至3220m并编程或读取据总线倒置(DBI)操作或数据掩蔽(DM)操作的数据，并且可以包括循环冗余编码(CRC)信[0402]存储装置3150至3150n和3250至3250m可以响应于从处理器接收到的读取命令向储服务器3200m的处理器3210m或应用服务器3100和3100n的处理器3110和3110n提供写入者作为执行一