大学数字逻辑《时序逻辑电路》案例教学课件

2026时序逻辑电路：让数字系统拥有记忆触发器·寄存器·计数器·状态机课程导览01时序逻辑与触发器从记忆需求引出触发器02寄存器与移位寄存器从数据暂存到串并转换03计数器设计与应用从计数需求到任意进制设计04同步时序电路设计方法从六步法到经典例题05综合案例与工程实践从秒表抢答器到状态机01时序逻辑与触发器记忆，是数字系统拥有状态与顺序的起点组合与时序的差异灯控开关的困境生活场景引入第一次按下开灯，第二次按下关灯。很简单的需求，可一旦认真搭起来，问题就出现了。用与门、或门去搭，电路不知道灯现在是开着还是关着——因为它「想不起来」上一次做了什么。组合逻辑：只看当前无记忆·即时响应输出只由当前输入决定，跟以前发生了什么毫无关系。就像加法器——输入两个数，立刻给出和；输入变了，输出马上跟着变，不依赖任何「历史」。时序逻辑：还要看过去有记忆·联系历史输出不仅取决于当前输入，还取决于电路此前记住的状态。这个「记忆」的载体就是触发器——时序电路的基础单元。双稳态的最小记忆单元双稳态：触发器只有两个稳定状态，分别表示逻辑

1

和

0。双稳态，是一切时序器件的底层记忆SR锁存器4项构成两个交叉反馈的或非门（或与非门）构成无有效信号保持当前状态，记忆原有数据置位端有效输出置为

1复位端有效输出置为

0时钟上升沿的"拍照"

边沿触发如同相机快门——只在时钟上升沿那一瞬捕捉输入，中间变化一概忽略。咔！为何不用电平触发电平触发窗口大，输出易抖动使能有效期间，输出会跟随输入抖动毛刺易引发误动作边沿触发将干扰窗口压缩至瞬间可靠工作的两个条件数据须在时钟沿前后稳定建立时间：输入须在时钟沿前稳定保持时间：时钟沿之后还须再保持一段通用型JK与功能转换JK是通用触发器通用·可重构J、K短接即成T触发器，每脉冲翻转一次，构成二分频基础。按D触发器方式接线，可实现数据锁存。四类触发器各有特性方程与真值表RS·D·JK·TRS、D、JK、T功能各异，但都建立在

SR锁存器这一核心单元之上。工程现实FPGA实践FPGA中通常只用

D触发器作基本存储单元，配合组合逻辑即可构造任意时序行为。02寄存器与移位寄存器数据在时钟节拍下有序流动寄存器：多位数据的暂存问题→对策

触发器只能存1位，八位数据无处安放。

把8个触发器并排、共享时钟，再加门电路控制，即得寄存器——像一块数据缓冲板，暂存数码供后续读取。核心规律寄存N位二进制数码，需要

N个触发器。两点记忆时钟作用下整体接收或清除数据平时保持内容不变寄存器是运算器数据暂存、总线接口的基础器件。移位：让数据动起来“数据流动，是时序概念最直观的载体。”—本章导语移位是时序逻辑的基础操作，理解数据如何流动是掌握更复杂时序电路的前提。移位本质每个时钟脉冲，数据依次左移或右移一位。想象一队士兵齐步右跨：新兵补到队首，队尾离开队伍。两种分类线索按方向：左移、右移、双向按数据进出：串入串出、串入并出、并入串出、并入并出串并转换与数据延迟串并转换SERIALPARALLEL串行数据线上，二进制位逐位到达。并入串出寄存器把并行数据一位位送出去；串入并出寄存器把串行位攒成完整并行字。数据延迟SHIFTDELAY信号经过N级移位寄存器，延迟

N个时钟节拍。每一级寄存器=一拍延时，级数即延时深度。移位即运算SHIFT=MATH右移一位相当于除以2，左移一位相当于乘以2。动手：4位右移寄存器亲手让这排灯跑起来，才真正理解“时序”二字亲手让这排灯跑起来，才真正理解“时序”二字01核心代码data_out<={data_in,data_out[3:1]}时钟上升沿把新数据接入最高位，其余各位依次右移。02复位与效果低电平有效同步复位，复位时全部清零LED挨个点亮，形成流水灯效果03延伸7位并入串出移位寄存器，把并行数据一步步变成串行输出。03计数器设计与应用计数，是时序逻辑最直观的应用同步与异步：两种节拍“计数器对输入时钟脉冲计数，兼有分频、定时、产生节拍脉冲的功能。”—数字电路核心器件·以时钟为节拍其它分类按进位制：二进制、十进制、任意进制按功能：加法、减法、可逆同步计数器同拍所有触发器共用同一时钟，每个脉冲同时动作。异步计数器串行串行进位，低位触发器输出作为高位时钟。计数器跑完一组状态完成一次循环，经过的状态总数叫模，用M表示。同步计数与模的概念可逆计数状态3个触发器存8个状态，只用其中6个方向U=1

按0→5递增，U=0

反向递减边界信号进位递增到

5

时进位输出

CO=1借位递减到

0

时借位输出

BO=1设计流程分析状态转换图→转换表实现各触发器激励方程→逻辑图模遍历六进制计数器只遍历

6个状态后回到起点定义模就是

6异步计数的代价结构极简，把上一级输出直接接到下一级时钟。析级联计数的代价结构极简几乎不需要额外组合逻辑延迟累积每一级都要等前一级稳定，级数越多延迟链越长工程权衡低速应用尚可；频率拉高结果出错；现代高速设计改用同步计数器极简的代价，是速度的边界芯片里的计数器工程上很少从零搭计数器，直接选用中规模集成芯片。任意进制靠两种反馈实现：反馈清零法与反馈置数法。读数据手册、按引脚接线，是这类实验的基本功。74LS1614位同步4位同步二进制加法计数器74LS1924位同步4位同步十进制可逆计数器从BCD码到秒分频码时序数字系统三要点8421BCD码只用

0000–1001

十个状态，1001

之后回到

0000，其余六个状态作无关项处理。设计路径无关项填入卡诺图→化简激励方程→检查自启动。分频应用高频时钟逐级分频得到秒信号，即电子秒表起点——个位十进制计数器，十位六进制计数器，组合数到

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归零。04同步时序电路设计方法设计，是分析的逆过程设计六步法总览同步时序电路设计是分析的逆过程：给定逻辑功能，搭出能实现的最简电路。一句功能描述，经六步逐步加工成可焊接、可仿真的电路。第1步原始状态图/表原始状态图/表把功能描述转成状态与转移关系。第2步状态化简状态化简合并等价状态，减少冗余。第3步状态编码状态编码给每个状态分配二进制代码。第4步选触发器选触发器确定触发器类型。第5步推导方程推导方程写出激励方程与输出方程。第6步画图检查画图检查画逻辑图并检查自启动能力。原始状态图与状态表“状态图看关系，状态表看全貌”——同一时序逻辑，两种视角互补。—数字电路分析入门第一步先定变量明确输入变量、输出变量的数目与符号第二步再找状态列出所有可能状态，用

S0、S1

命名带箭头圆圈表示一次跳转，箭头上标输入/输出值第三步后成表格状态图直观但不够紧凑，整理成表行是现态，列是输入，格内写次态与输出画图先看跳转关系，列表再看完整逻辑——两者配合即状态机分析全貌。化简与编码先化简，再编码状态化简是时序电路设计的起点，化简后再做状态编码，电路才能简洁高效。“化简省器件，编码定结构”—设计要点小结等价状态可合并相同输入下输出相同、次态也相同的两个状态，可合并为一个。化简等价状态触发器个数由状态数定状态数

M

满足

2ⁿ⁻¹<M≤2ⁿ，n

即触发器个数。触发器n2ⁿ⁻¹<M≤2ⁿ编码方案不唯一不同编码会改变最终电路的复杂程度，需权衡选择。编码权衡激励方程与卡诺图01状态表填入卡诺图→圈相邻的1，化简出各输入端逻辑表达式02画出完整电路→依据化简表达式，连接门电路与触发器03检查自启动→无效状态能否自行回到有效循环，而非卡死在乱码状态D触发器：激励方程直接对应次态，最省事；JK触发器：须用特性方程反推激励把触发器的次态按输入组合填入卡诺图相邻的1圈成组，得到最简与或式将逻辑表达式映射为实际门电路连线把所有状态代入电路，验证无效态能回归主循环若有卡死状态，需修正逻辑设计110序列检测器设计推进1状态定义串行数据

X

与时钟同步到来，连续出现

110

时输出

Z=1，其余为0。›2设计推进状态图→状态表并化简→状态编码（两个触发器足够）→卡诺图求激励方程与输出方程→画逻辑图。›3自启动验证完整走通六步法后，必须验证自启动；这是考试与实验的高频题型。四状态定义初始态尚未收到有效位已输入1收到首位

1已输入11收到前两位

11已输入110完整序列达成，输出

105综合案例与工程实践让抽象逻辑在工程中活起来综合案例：电子秒表用级联计数破解一位数困境，信号链串起全部核心器件。问题→对策信号链晶体振荡器

32768Hz

时钟逐级分频得秒信号两个计数器输出

BCD码七段显示译码器一块秒表，串起时序逻辑的全部核心器件现状单个计数器只能计一位数无法直接显示秒表的

00–59

范围对策用级联计数秒的个位用十进制计数器，十位用六进制计数器数到

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后自动归零案例：四人抢答器灯亮起的一瞬间，边沿触发变得具体可感。电路逻辑工作原理四个按键各接一路触发器先按者被时钟锁存，点亮对应LED，同时封锁其余三路直至主持人复位课堂现场动手实践学生分组用

74LS系列芯片在面包板上接线亲眼看到时钟边沿让LED准确响应按键灯亮起的一瞬间，边沿触发变得具体可感。案例：自动售货机状态机四个状态、三种输入、两个输出，带你理解状态机的核心结构。核心构成是什么？

四个状态投币5元、投币10元、出饮料、找零

三种输入投币、取消、出货完成

两个输出出饮料、找零5元状态如何流转？

正常流程投币→出饮料→找零

异常分支中途取消

学习路径先仿真后搭建在

Logisim

中画状态转移图并逐项仿真再用

74LS74双D触发器

或

FPGA

实现Mealy型与Moore型状态机的区别一目了然案例：24进制